[发明专利]性能调节技术

说明书

本文所述的各种具体实施涉及一种具有稳压器的设备，该稳压器使用调制器调整输出电压。该设备可包括时间‑数字转换器，该时间‑数字转换器测量逻辑链的定时延迟，将该定时延迟与参考延迟进行比较以确定定时延迟误差，并且向调制器提供该定时延迟误差以用于调整输出电压。

关于联邦资助研究的声明

本发明是根据由DARPA授予的第HR0011-17-9-0025号协议在政府支持下制得。政府拥有本发明的特定权利。

背景技术

本节旨在提供与理解本文所述的各种技术相关的信息。如本节的标题所暗示的，这是对相关技术的讨论，绝不应当暗示其是现有技术。一般来讲，相关技术可被认为是或可不被认为是现有技术。因此，应当理解，本节中的任何陈述均应按此意义来理解，并且不作为对现有技术的任何认可。

数字电路的性能通常取决于供电电压、工艺变化和温度。常规数字控制的DC-DC转换器通常使用模拟-数字转换器(ADC)将输出电压转换为数字反馈信号，该数字反馈信号与参考信号进行比较以设置输出电压的期望电压电平。常规系统基于数字电路的期望性能水平生成参考电压。然而，常规方法需要在数字系统的输出电压与最大时钟频率之间有一些电压裕度。此电压裕度可考虑数字系统的电力传送网络上的DC电压降的动态调节和传感器误差。此外，这种电压裕度可能会导致额外的功率耗散，因为数字系统的供电电压高于必要的电压，并且随着数字系统耗散的动态功率的增加，泄漏功率也增加，而性能效益几乎没有。

附图说明

本文参考附图描述了各种技术的具体实施。然而，应当理解，附图仅示出了本文所述的各种具体实施，并且不旨在限制本文所述的各种技术的实施方案。

图1A至图1B示出了根据本文所述的具体实施的性能调节电路的各种图。

图2A至图2B示出了根据本文所述的具体实施的与时间-延迟转换器(TDC)相关的图。

图3A至图3C示出了根据本文所述的具体实施的与延迟电路相关的图。

图4A至图4B示出了根据本文所述的具体实施的性能调节电路的图。

具体实施方式

本文所述的各种具体实施涉及用于实现性能调节方案和技术的控制架构。例如，本文所述的各种具体实施提供用于实现物联网(IoT)节点传感器的超低功率降压转换器电路的控制架构。该控制架构利用时间-数字(TDC)转换器以及降压转换器，该降压转换器可以指能够进行逐步降压转换的DC-DC转换器。而且，该控制架构可以在供应回路中利用各种时钟缩放技术。

本文所述的控制架构提供性能调节，同时保持低控制静态电流。本文所述的控制架构使用时间-数字转换器(TDC)来确定数字链的性能延迟，该性能延迟按规则间隔测量并且与参考延迟进行比较。根据该比较，可以确定延迟误差并将其用于馈送调制器，该调制器适于调整提供给负载的输出电压。例如，如果传播延迟太长，则TDC可升高提供给负载的输出电压，并且如果传播延迟太短，则TDC可降低提供给负载的输出电压。

通常，性能调节(PR)而非电压调节(VR)已经成为超低功率系统的更优选，其中数字子系统的每周期能量图比绝对最大性能图更重要。数字系统的每周期能量图的一个遗憾特性是，其最佳点可能出现在设备阈值电压附近，并且这是CMOS晶体管可能对工艺和温度变化更敏感的位置。

本文将参考图1A至图4B更详细描述性能调节方案和技术的各种具体实施。

图1A至图1B示出了根据本文所述的具体实施的性能调节电路的各种图。具体地，图1A示出了性能调节电路102的图100A，并且图1B示出了联接到调谐时钟环形振荡器(TCRO)150和中央处理单元(CPU)160的性能调节电路102的另一图100B。