[发明专利]具有集成功率晶体管和启动电路的III-V族半导体器件在审
申请号: | 202080048419.8 | 申请日: | 2020-05-07 |
公开(公告)号: | CN114072908A | 公开(公告)日: | 2022-02-18 |
发明(设计)人: | 弗洛林·乌德雷亚;洛伊佐斯·埃夫蒂米乌;焦尔贾·隆戈巴尔迪;马丁·阿诺德 | 申请(专利权)人: | 剑桥氮化镓器件有限公司 |
主分类号: | H01L27/085 | 分类号: | H01L27/085;H01L29/20;H01L29/205;H01L29/778;H01L21/335;H01L21/8252 |
代理公司: | 中科专利商标代理有限责任公司 11021 | 代理人: | 倪斌 |
地址: | 英国*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 具有 集成 功率 晶体管 启动 电路 iii 半导体器件 | ||
1.一种基于III族氮化物半导体的异质结功率器件,包括:
第一异质结晶体管,形成在衬底上,所述第一异质结晶体管包括:
第一III族氮化物半导体区,形成在所述衬底之上,其中,所述第一III族氮化物半导体区包括第一异质结,所述第一异质结包括第二导电类型的至少一个二维载流子气;
第一端子,操作性地连接到所述第一III族氮化物半导体区;
第二端子,与所述第一端子横向间隔开并操作性地连接到所述第一III族氮化物半导体区;
第一栅极区,形成在所述第一端子与所述第二端子之间的所述第一III族氮化物半导体区之上;以及
第二异质结晶体管,形成在所述衬底上,所述第二异质结晶体管包括:
第二III族氮化物半导体区,形成在衬底之上,其中,该第二III族氮化物半导体区包括第二异质结,该第二异质结包括第二导电类型的至少一个二维载流子气;
第三端子,操作性地连接到第二III族氮化物半导体区;
第四端子,在第一维度上与所述第三端子横向间隔开并且操作性地连接到所述第二III族氮化物半导体区;
第一导电类型的第一多个高掺杂半导体区,形成在所述第二III族氮化物半导体区之上,所述第一多个高掺杂半导体区形成在所述第三端子与所述第四端子之间;以及
第二栅极区,操作性地连接到所述第一多个高掺杂半导体区,
其中,所述第一异质结晶体管和所述第二异质结晶体管中的一个是增强型场效应晶体管,而所述第一异质结晶体管和所述第二异质结晶体管中的另一个是耗尽型场效应晶体管。
2.根据权利要求1所述的异质结功率器件,其中,所述第一III族氮化物半导体区的第一异质结包括:
第一III族氮化物半导体层,具有第一带隙并形成在所述衬底之上;
第二III族氮化物半导体层,具有与所述第一带隙不同的第二带隙并设置在所述第一III族氮化物半导体层上;以及
第二导电类型的至少一个二维载流子气,形成在所述第一III族氮化物半导体层与所述第二III族氮化物半导体层之间的界面处以提供沟道;以及
其中,所述第二III族氮化物半导体区的第二异质结包括:
第三III族氮化物半导体层,具有第一带隙并形成在所述衬底之上;
第四III族氮化物半导体层,具有与所述第一带隙不同的第二带隙并设置在所述第一III族氮化物半导体层上;以及
第二导电类型的至少一个二维载流子气,形成在所述第三III族氮化物半导体层与所述第四III族氮化物半导体层之间的界面处以提供沟道。
3.根据权利要求2所述的异质结功率器件,其中,所述第一III族氮化物半导体层、第二III族氮化物半导体层、第三III族氮化物半导体层和第四III族氮化物半导体层中的每一个各自包括氮化镓GaN、氮化铝镓AlGaN和氮化铟铝镓InAlGaN中的任一种,并且其中,所述至少一个二维载流子气是二维电子气2DEG或二维空穴气2DHG。
4.根据权利要求1的异质结功率器件,其中,所述第一异质结晶体管被配置为用作电源开关的增强型场效应晶体管,并且其中,所述第二异质结晶体管被配置为用作启动器件的耗尽型场效应晶体管。
5.根据权利要求1的异质结功率器件,其中,所述晶体管中的任一个晶体管的栅极区的特征为与金属接触层肖特基接触或欧姆接触。
6.根据权利要求1的异质结功率器件,其中,所述第一异质结晶体管还包括形成在第一III族氮化物半导体区之上的至少一个第一导电类型的高掺杂半导体区,
所述至少一个高掺杂半导体区形成在所述第一端子与所述第二端子之间,以及
其中,所述第一栅极端子形成在所述至少一个高掺杂半导体区之上,以及
其中,所述第二异质结晶体管中的第一多个高掺杂半导体区还包括:与所述第二III族氮化物半导体区接触且在第二维度上彼此横向间隔开的至少两个第一导电类型的高掺杂半导体区。
7.根据权利要求6的异质结功率器件,其中,由导通状态下的电流定义的所述第一维度垂直于所述第二维度。
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H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
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