[发明专利]柱状半导体装置及其制造方法

说明书

覆盖Si柱(6b、6e)的顶部整体，而且于俯视观察时与Si柱(6b、6e)自行对准地形成等宽地包围Si柱(6b、6e)的P⁺层(32b、32e)，另外，在P⁺层(32b、32e)上形成W层(33b、33e)，另外，形成与W层33b、33e)各自的一部分区域相接且朝Y方向延伸的带状接触孔(C3)，且以填埋带状接触孔(C)的方式形成电源配线金属层Vdd)。于俯视观察时，W层(33b、33e)的一部分区域呈现出朝带状接触孔的外侧突出的形状。

技术领域

本发明关于一种柱状半导体装置及其制造方法。

背景技术

近年来，已于LSI(Large Scale Integration，大型集成电路)中使用三维结构晶体管(transistor)。其中，属于柱状半导体装置的SGT(Surrounding Gate Transistor，环绕栅极晶体管)作为提供高集积度的半导体装置的半导体元件而受到瞩目。此外，具有SGT的半导体装置的更进一步的高集积化、高性能化也受到要求。

在一般的平面(planar)型MOS(Metal Oxide semiconductor，金属氧化物半导体)晶体管中，其通道(channel)朝沿着半导体基板的上表面的水平方向延伸。相对于此，SGT的通道朝相对于半导体基板的上表面为垂直的方向延伸(例如，参照专利文献1、非专利文献1)。因此，相比于平面型MOS晶体管，SGT更可达成半导体装置的高密度化。

图5为显示N通道SGT的示意结构图。图5的(a)部分为剖面图，图5的(b)部分为俯视图。在具有P型或i型(本征型)导电型的Si柱120(以下，将硅半导体柱称为“Si柱”)内的上下的位置，形成有当一方成为源极(source)时另一方成为汲极(drain)的N⁺层121a、121b(以下，将含有高浓度供体(donor)杂质的半导体区域称为“N⁺层”)。成为此源极、汲极的N⁺层121a、121b间的Si柱120的部分即成为通道区域122。栅极绝缘层123以包围此通道区域122的方式形成。栅极导体层124以包围此栅极绝缘层123的方式形成。SGT由成为源极、汲极的N⁺层121a、121b、通道区域122、栅极绝缘层123、及栅极导体层124所构成。N⁺层121b与源极配线金属层S通过开设于N⁺层121b上的绝缘层125的接触孔C而连接。据此，于俯视观察时，SGT的占有面积相当于平面型MOS晶体管的单一源极或汲极N⁺层的占有面积。因此，具有SGT的电路芯片(chip)，相比于具有平面型MOS晶体管的电路芯片，能够实现芯片尺寸更进一步的缩小化。

另外，当更进一步谋求芯片尺寸的缩小化时，有应要克服的问题。如图5所示，连接源极配线金属层S与N⁺层121b的接触孔C形成于俯视观察时Si柱120的上方。当芯片尺寸进一步缩小化时，Si柱120与邻接的Si柱的距离即变短。于俯视观察时与接触孔C邻接的接触孔的距离也随之变短。因此，乃要求接触孔形成步骤的微细化与高密度化。

图6为显示使用了SGT的SRAM(静态随机存取内存；Static Random AccessMemory)单元(cell)电路图。本SRAM单元电路包含二个反相器(inverter)电路。一个反相器电路由作为负载晶体管的P通道SGT_Pc1、及作为驱动晶体管的N通道SGT_Nc1所构成。另一个反相器电路由作为负载晶体管的P通道SGT_Pc2、及作为驱动晶体管的N通道SGT_Nc2所构成。P通道SGT_Pc1的栅极与N通道SGT_Nc1的栅极相连接。P通道SGT_Pc2的汲极与N通道SGT_Nc2的汲极相连接。P通道SGT_Pc2的栅极与N通道SGT_Nc2的栅极相连接。P通道SGT_Pc1的汲极与N通道SGT_Nc1的汲极相连接。