[发明专利]在相邻叠组之间包含氧化物材料的微电子装置、电子系统和相关方法

说明书

一种微电子装置，其包含：包括导电材料与绝缘材料的交替层面的叠组，所述叠组包括包含延伸穿过所述导电材料与所述绝缘材料的所述交替层面的沟道材料的柱；位于相邻叠组之间且与所述相邻叠组的所述沟道材料电连通的导电触点；以及位于所述相邻叠组之间的氧化物材料，所述氧化物材料在第一叠组的最上层面与邻近于所述第一叠组的第二叠组的最下层面之间延伸。还公开了相关的电子系统以及形成微电子装置和电子系统的方法。

相关申请的交叉引用

本申请要求于2019年8月15日提交的标题为“在相邻叠组之间包含氧化物材料的微电子装置、电子系统和相关方法(MICROELECTRONIC DEVICES INCLUDING AN OXIDEMATERIAL BETWEEN ADJACENT DECKS,ELECTRONIC SYSTEMS,AND RELATED METHODS)”的第16/541,944号美国专利申请的提交日的权益。

技术领域

本文所公开的实施例涉及在具有绝缘材料与导电材料的交替层面的叠组之间包含氧化物材料的微电子装置和电子系统，且涉及相关方法。更具体地，本公开的实施例涉及包括延伸穿过具有绝缘材料与导电材料的交替层面的叠组的存储器串且包含不呈现电荷捕获特性的氧化物材料的微电子装置和电子系统，且涉及形成微电子装置和电子系统的相关方法。

背景技术

半导体行业的持续目标一直是增加存储器装置的存储器密度(例如，每一存储器裸片的存储器单元的数目)，所述存储器装置例如非易失性存储器装置(例如，NAND快闪存储器装置)。为了满足对更高容量的存储器的需求，设计者一直力求增加存储器密度，(即，集成电路裸片的给定区域的存储器单元的数目)。增加存储器密度的一种方式为减小个别存储器单元的特征尺寸。

然而，随着特征尺寸减小，存储器单元的例如遂穿电介质材料等不同部分的厚度也可能呈现类似的尺寸减小。厚度薄的遂穿电介质材料可能会导致遂穿电介质材料失效的风险增加且从存储器单元的存储节点发生电荷泄漏的风险增加。

增加非易失性存储器装置中的存储器密度的另一方案为利用竖直存储器阵列(也被称为“三维(3D)存储器阵列”)架构。常规的竖直存储器阵列包含延伸穿过导电结构(例如，字线、控制栅极)的叠层中的开口的半导体柱以及在半导体柱和导电结构的每一接合点处的电介质材料。与具有晶体管的常规平面(例如，二维)布置的结构相比，此配置准许更大数目个晶体管定位于裸片区域的单元中，方法为在裸片上向上(例如，纵向地、竖直地)构建阵列。随着对存储器单元的更高密度的需求增加，图案化半导体柱以在相邻柱之间具有更小的间距。另外，包括导电结构与电介质材料的叠层的多个叠组可一个接一个地图案化，以促进装置中的存储器单元数目的增加。

发明内容

在一些实施例中，一种微电子装置包括：包括导电材料与绝缘材料的交替层面的叠组，所述叠组包括包含延伸穿过所述导电材料与所述绝缘材料的所述交替层面的沟道材料的柱；位于相邻叠组之间且与所述相邻叠组的所述沟道材料电连通的导电触点；以及位于所述相邻叠组之间的氧化物材料，所述氧化物材料在第一叠组的最上层面与邻近于所述第一叠组的第二叠组的最下层面之间延伸。

在其它实施例中，一种形成微电子装置的方法包括：形成包括延伸穿过第一材料与第二材料的交替层面的堆叠的沟道材料的第一叠组；邻近于所述第一叠组形成氮化物材料；在所述氮化物材料中形成开口并在所述开口中形成导电触点；去除所述氮化物材料；邻近于所述导电触点形成氧化物材料；以及邻近于所述氧化物材料形成第二叠组，所述第二叠组包括第一材料与第二材料的交替层面。

在又其它实施例中，一种电子系统包括第一叠组和第二叠组。所述第一叠组和所述第二叠组中的每一者包括导电材料与绝缘材料的交替层面的堆叠，以及包括延伸穿过所述导电材料与所述绝缘材料的所述交替层面的沟道材料的柱。所述电子系统进一步包括位于所述第一叠组的所述柱的所述沟道材料与所述第二叠组的所述柱的所述沟道材料之间的导电触点，以及邻近于所述导电触点且位于所述第一叠组与所述第二叠组之间的氧化物材料。