[发明专利]用于同步串行数据传输的装置和方法

权利要求书

1.一种用于经由差分数据通道（62）和差分时钟通道（60）的同步串行数据传输的装置（30），所述装置具有接口控制器（40），以及时钟发送模块（50）和数据接收模块（54），所述接口控制器具有时钟发生器（44）和数据控制器（42），其中

- 能够由所述时钟发生器（44）产生发送时钟信号（CLK_S），所述发送时钟信号在一个数据传输循环期间包括具有周期持续时间（T）的时钟脉冲序列（TP），

- 所述发送时钟信号（CLK_S）被输送给所述时钟发送模块（50），所述时钟发送模块将所述发送时钟信号转换成差分时钟信号（C+，C-），用于经由所述时钟通道（60）输出，

- 经由所述差分数据通道（62）到达的差分数据信号（D+，D-）被输送给所述数据接收模块（54），所述数据接收模块将所述差分数据信号转换成数据信号（DT）并且输送给所述数据控制器（42），

- 所述发送时钟信号（CLK_S）被输送给所述数据控制器（42），用于所述数据信号（DT）的读入的同步，

其特征在于，所述时钟发生器（44）适当地设计为，在数据传输循环中在动态运行状态（DYN）中将所述时钟脉冲序列（TP）的第一时钟周期（T1）的第一时钟相位（TH1）的持续时间设定为长于后续时钟周期的第一时钟相位（TH）并且短于为了达到最大差分电压（UDmax）所需的持续时间，在所述动态运行状态中所述差分时钟信号（C+，C-）的出现的最大差分电压小于所述时钟发送模块（50）的最大差分电压（UDmax）。

2.根据权利要求1所述的装置（30），其中所述时钟发生器（44）此外包括：

- 寄存器（48），在所述寄存器中能够存储所述第一时钟相位（TH1）的持续时间，

- 至少一个其他寄存器（49），在所述至少一个其他寄存器中能够存储关于所述时钟脉冲序列（TP）的规则时钟脉冲的信息，和

- 时钟输出单元（46），所述时钟输出单元由于启动指令（START）而根据存储在所述寄存器（48，49）中的信息输出所述时钟脉冲序列（TP）。

3.根据权利要求1所述的装置（30），其中所述时钟发生器（44）此外包括：

- 寄存器（48），在所述寄存器中能够存储线路长度（L），

- 至少一个其他寄存器（49），在所述至少一个其他寄存器中能够存储关于所述时钟脉冲序列（TP）的规则时钟脉冲的信息，和

- 时钟输出单元（46），所述时钟输出单元基于所述线路长度（L）和关于所述时钟脉冲序列（TP）的规则时钟脉冲的信息确定所述第一时钟相位（TH1）的持续时间并且由于启动指令（START）而输出所述时钟脉冲序列（TP）。

4.根据权利要求1所述的装置（30），其中所述时钟发生器（44）此外包括：

- 寄存器（48），在所述寄存器中能够存储常数（K），

- 至少一个其他寄存器（49），在所述至少一个其他寄存器中能够存储关于所述时钟脉冲序列（TP）的规则时钟脉冲的信息，和

- 时钟输出单元（46），所述时钟输出单元基于关于所述时钟脉冲序列（TP）的规则时钟脉冲的信息和所述常数（K）作为乘法器确定所述第一时钟相位（TH1）的持续时间并且由于启动指令（START）而输出所述时钟脉冲序列（TP）。

5.根据上述权利要求中任一项所述的装置（30），其中所述数据信号（DT）双向地实施并且设置有数据发送模块（52），所述数据发送模块将要输出的数据信号（DT）转换成差分数据信号（D+，D-），并且所述数据控制器（42）根据接口协议生成用于设定所述差分数据通道（62）的数据方向的数据方向信号（TR）。