[发明专利]动态逐次逼近寄存器（SAR）模数转换器（ADC）（SAR-ADC）时钟延迟校准系统和方法

权利要求书

1.一种经校准的逐次逼近寄存器(SAR)模数转换器(ADC)(SAR-ADC)电路，包括：

时钟校准电路，包括：

时钟输入，被配置为接收具有第一相位和频率的第一时钟信号；以及

可变延迟时钟电路，被配置为生成多个延迟时钟信号，每个延迟时钟信号基于延迟调整信号相对于所述第一时钟信号延迟相应延迟；

SAR-ADC电路，被配置为：

响应于所述多个延迟时钟信号中的经校准的延迟时钟信号，对模拟数据信号的电压电平进行采样；以及

生成与所述模拟数据信号的采样的电压电平相对应的数字值；以及

延迟控制电路，包括：

相位差检测电路，被配置为：

接收所述多个延迟时钟信号中的监测的延迟时钟信号，所述监测的延迟时钟信号相对于所述第一时钟信号延迟选定延迟；

接收相移时钟信号，所述相移时钟信号具有所述第一时钟信号的所述频率和不同于所述第一时钟信号的所述第一相位的第二相位；以及

生成所述监测的延迟时钟信号的相位与所述相移时钟信号的所述第二相位之间的相位差的指示；以及

延迟调整电路，被配置为基于来自所述相位差检测电路的所述相位差的所述指示，生成所述延迟调整信号。

2.根据权利要求1所述的经校准的SAR-ADC电路，其中：

所述延迟控制电路被配置为生成所述延迟调整信号以控制所述监测的延迟时钟信号的所述相位与所述相移时钟信号的所述第二相位之间的所述相位差。

3.根据权利要求1所述的经校准的SAR-ADC电路，其中：

所述延迟控制电路被配置为生成所述延迟调整信号来抵消所述相位差的变化，以最小化所述监测的延迟时钟信号的所述相位与所述相移时钟信号的所述第二相位之间的所述相位差。

4.根据权利要求1所述的经校准的SAR-ADC电路，其中：

所述相移时钟信号的所述第二相位滞后于所述第一时钟信号的所述第一相位；并且

所述延迟控制电路被配置为：

响应于所述相位差的所述指示指示所述监测的延迟时钟信号的所述相位领先于所述相移时钟信号的所述第二相位，调整延迟控制信号以增加所述监测的延迟时钟信号相对于所述相移时钟信号的延迟；以及

响应于所述相位差的所述指示指示所述监测的延迟时钟信号的所述相位滞后于所述相移时钟信号的所述第二相位，调整所述延迟控制信号以减少所述监测的延迟时钟信号相对于所述相移时钟信号的所述延迟。

5.根据权利要求1所述的经校准的SAR-ADC电路，其中，所述延迟控制电路还包括：

延迟控制修改电路，被配置为：

从所述相位差检测电路接收所述相位差的所述指示；以及

基于超驰信号生成延迟控制信号，以控制所述延迟调整电路设置所述监测的延迟时钟信号的所述相位与所述相移时钟信号的所述第二相位之间的所述相位差。

6.根据权利要求5所述的经校准的SAR-ADC电路，其中：

所述延迟控制修改电路包括控制信号生成电路，所述控制信号生成电路被配置为基于以下各项中的至少一项来生成所述超驰信号：

在超驰输入上接收的所述超驰信号；

被配置为存储所述超驰信号的值的存储电路；以及

来自所述相位差检测电路的所述相位差的所述指示。

7.根据权利要求1所述的经校准的SAR-ADC电路，其中：

所述可变延迟时钟电路包括：

串联耦合的延迟缓冲器，被配置为延迟所述第一时钟信号；以及

多个抽头输出，耦合到相应延迟缓冲器的输出；以及

多路复用器电路，耦合到所述可变延迟时钟电路的所述多个抽头输出，所述多路复用器电路被配置为：

接收所述多个延迟时钟信号当中的可选的多个延迟时钟信号；

基于选择信号，选择所述可选的多个延迟时钟信号中的一个延迟时钟信号；以及

基于所述可选的多个延迟时钟信号中的选定的一个延迟时钟信号，生成所述经校准的延迟时钟信号。