[发明专利]减轻单事件瞬态的电路在审
| 申请号： | 202080070620.6 | 申请日： | 2020-10-07 |
| 公开（公告）号： | CN114556787A | 公开（公告）日： | 2022-05-27 |
| 发明（设计）人： | 张健学;舒为;曲勇;张坤翔;艾隆杰·米塔尔 | 申请（专利权）人： | 卓思私人有限公司 |
| 主分类号： | H03K19/003 | 分类号： | H03K19/003;H03K3/353;H03K19/20 |
| 代理公司： | 中科专利商标代理有限责任公司 11021 | 代理人： | 潘军;倪斌 |
| 地址： | 新加坡*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 减轻 事件 瞬态 电路 | ||
1.一种用于减轻单效应瞬态SET的电路，包括：
第一子电路，包括被配置为产生第一输出的第一p型晶体管布置和被配置为产生第二输出的第一n型晶体管布置；以及
第二子电路，包括串联连接的连接p型晶体管布置和连接n型晶体管布置，其中第一输出和第二输出通过所述第二子电路彼此电耦接。
2.根据权利要求1所述的电路，其中，每个p型晶体管布置包括至少一个p型晶体管，并且其中，每个n型晶体管布置包括至少一个n型晶体管。
3.根据权利要求1或2所述的电路，其中，所述连接p型晶体管布置中的一个p型晶体管的漏极端子与所述连接n型晶体管布置中的一个n型晶体管的漏极端子彼此电耦接。
4.根据前述权利要求中任一项所述的电路，其中，所述第一输出与所述第一p型晶体管布置中的一个p型晶体管的漏极端子电耦接并且与所述连接p型晶体管布置中的一个p型晶体管的源极端子电耦接，并且其中，所述第二输出与所述第一n型晶体管布置中的一个n型晶体管的漏极端子电耦接并且与所述连接n型晶体管布置中的一个n型晶体管的源极端子电耦接。
5.根据前述权利要求中任一项所述的电路，其中，所述第一p型晶体管布置中的一个p型晶体管的源极端子电耦接到VDD，并且其中，所述第一n型晶体管布置中的一个n型晶体管的源极端子电耦接到VSS。
6.根据前述权利要求中任一项所述的电路，其中，所述连接n型晶体管布置中的一个n型晶体管的栅极端子电耦接到VDD，并且其中，所述连接p型晶体管布置中的一个p型晶体管的栅极端子电耦接到VSS。
7.根据权利要求1至6中任一项所述的电路，还包括第二p型晶体管布置和第二n型晶体管布置，其中所述第一输出还与所述第二p型晶体管布置中的一个p型晶体管的漏极端子电耦接，其中所述第二输出还与所述第二n型晶体管布置中的一个n型晶体管的漏极端子电耦接，其中所述连接p型晶体管布置中的一个p型晶体管的栅极端子和所述第二n型晶体管中的一个n型晶体管的栅极端子由两个互补输入中的第一个控制，其中所述连接n型晶体管布置中的一个n型晶体管的栅极端子和所述第二p型晶体管布置中的一个p型晶体管的栅极端子由两个互补输入中的第二个控制，以及其中所述第二p型晶体管布置中的一个p型晶体管的源极端子电耦接到VDD，并且其中所述第二n型晶体管布置中的一个n型晶体管的源极端子电耦接到VSS。
8.根据前述权利要求中任一项所述的电路，还包括
第三子电路，所述第三子电路包括：最后p型晶体管布置，被配置为产生第三输出；以及
最后n型晶体管布置，被配置为产生第四输出，
其中所述第一输出与所述最后p型晶体管布置中的一个p型晶体管的栅极端子连接，其中所述第二输出与所述最后n型晶体管布置中的一个n型晶体管的栅极端子连接，以及其中所述最后p型晶体管布置中的一个p型晶体管的源极端子电耦接到VDD，并且其中所述最后n型晶体管布置中的一个n型晶体管的源极端子电耦接到VSS。
9.根据权利要求8所述的电路，其中所述最后p型晶体管布置包括串联连接的两个p型晶体管，并且其中所述最后n型晶体管布置包括并联连接的两个n型晶体管。
10.根据权利要求9所述的电路，其中，复位信号被输入到所述最后p型晶体管布置中的两个p型晶体管之一的栅极，并且被输入到所述最后n型晶体管布置中的两个n型晶体管之一的栅极。
11.根据权利要求8所述的电路，其中所述最后p型晶体管布置包括并联连接的两个p型晶体管，并且其中所述最后n型晶体管布置包括串联连接的两个n型晶体管。
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