[发明专利]水平GAA纳米线及纳米平板晶体管

说明书

描述水平全环绕式栅极装置及制造其的方法。所述hGAA装置包含位于该装置的源极区域与漏极区域之间的经掺杂半导体材料。所述方法包括：掺杂位于电子装置的源极区域与漏极区域之间的半导体材料层。

技术领域

本公开内容的实施方式大体上涉及半导体装置，且更具体而言，涉及水平全环绕式栅极装置结构及用于形成水平全环绕式栅极装置结构(horizontal gate all arounddevice structure)的方法和设备。

背景技术

晶体管是大多数集成电路的关键部件。由于晶体管的驱动电流及其所致的速度与晶体管的栅极宽度成正比，因此较快的晶体管通常需要更大的栅极宽度。因此，需要在晶体管尺寸与速度之间权衡，且已开发“鳍式”场效应晶体管(finFET)以解决具有最大驱动电流和最小尺寸之晶体管的矛盾目标。FinFET的特征在于鳍状沟道区域，鳍状沟道区域可在不显著增加晶体管的占地面积的情况下大幅增加晶体管的尺寸，且现在已被应用于许多集成电路中。然而，finFET有其自身的缺点。

随着晶体管装置的特征尺寸持续缩减以实现更大的电路密度和更高的效能，需要改良的晶体管装置结构以改善静电耦合并降低诸如寄生电容和截止状态泄漏(off-stateleakage)等负面影响。晶体管装置结构的实例包括平面结构、鳍式场效应晶体管(FinFET)结构及水平全环绕式栅极(hGAA)结构。hGAA装置结构包括数个晶格匹配沟道，所述晶格匹配沟道以堆叠配置方式悬置，并由源极区域/漏极区域连接。发明人相信，hGAA结构提供了良好的静电控制，且可广泛适用于互补式金属氧化物半导体(CMOS)晶片制造。

逻辑栅极性能与所使用的材料的特性还有结构层的厚度及面积有关。然而，随着调整某些栅极特性来适应装置缩放，挑战就出现了。此外，水平全环绕式栅极(hGAA)装置上的导线之间的空间局限使用于I/O晶体管的栅极介电材料的厚度受到限制。

技术发展现状的芯片上系统电路对于各类型的电路需要多达七个不同的阈值电压。目前，这可通过以下方式实现：(i)通过注入各种剂量进入沟道来掺杂沟道，接着退火；或(ii)通过对覆盖沟道的多重超薄金属层进行沉积、蚀刻及退火来修饰功函数。前者在沟道中造成缺陷，而后者则非常昂贵、易造成产量损失并受到空间限制。

因此，有需要用于形成水平全环绕式栅极装置的改良方法。

发明内容

本公开内容的一个或多个实施方式涉及了形成半导体装置的方法。选择性地蚀刻包含交替地布置成多个堆叠对(stacked pair)的多个第一层及相应的多个第二层的超晶格结构，以去除各所述第一层或各所述第二层，以在超晶格结构中形成多个空隙及在源极区域与漏极区域之间延伸的多个半导体材料层。掺杂所述多个半导体材料层，以形成经掺杂半导体材料层。

本公开内容的额外实施方式涉及水平全环绕式栅极装置，所述水平全环绕式栅极装置包含介于源极区域与漏极区域之间的多个水平的经掺杂半导体材料层。

本公开内容的进一步实施方式涉及计算机可读介质，所述计算机可读介质具有存储于上面的指令，当所述指令被执行时，导致形成半导体装置的方法。所述方法包含以下步骤：选择性地蚀刻包含交替地布置成多个堆叠对(stacked pair)的多个第一层及相应的多个第二层的超晶格结构，以去除各所述第一层或各所述第二层，以在超晶格结构中形成多个空隙及在源极区域与漏极区域之间延伸的多个半导体材料层；和掺杂所述多个半导体材料层，以形成经掺杂半导体材料层。

附图说明

因此，可详细理解本公开内容的上述特征的方式，即可参照实施方式更具体描述上文简要概述的本公开内容，其中一些实施方式图示于随附附图中。然而，请注意，附图仅示出了此公开内容的典型实施方式，因此不应视为对范围的限制，因为本公开内容可以允许其他等效实施方式。

图1描绘根据本公开内容的一些实施方式的用于形成半导体装置的方法的流程图；和