[发明专利]信息处理装置、控制方法和程序

说明书

执行运算处理的信息处理装置具有第1处理电路和第2处理电路。第1处理电路连续执行N次运算处理。第2处理电路连续执行N次运算处理。N是2以上的整数。第1处理电路和第2处理电路根据由第1处理电路执行的N次运算处理的结果中的至少1个结果、与由第2处理电路执行的N次运算处理的结果中的至少1个结果一致的情况，继续动作。由此，能够抑制硬件所需的成本的增大，并且能够抑制由短暂性的故障引起的暂时的停止。

技术领域

本公开涉及信息处理装置、控制方法和程序。

背景技术

在信息处理装置的运算处理的执行中，可能会产生短暂性的故障，从而输出与期望不同的运算结果。这样的短暂性的故障例如因处理器内的寄存器中的数据乱码、总线上的数据乱码、处理器的误动作等而产生。在将可能发生短暂性的故障的信息处理装置应用于系统时，可能产生由于故障导致的系统的暂时停止。在支持社会基础设施的系统中，若产生这样的暂时停止，则会带来重大的影响。另外，若在组装于生产线的系统中产生暂时停止，则生产效率降低。

开发了用于避免这样的系统的暂时停止的技术。例如，日本特开2019-8781号公报(专利文献1)公开了将处理电路三重化的三模冗余(Triple Modular Redundant(TMR))技术。根据TMR技术，即使在3个处理电路中的1个处理电路中产生了短暂性的故障，也能够通过剩余的2个处理电路来纠正该故障。由此，能够避免系统的暂时停止。

现有技术文献

专利文献

专利文献1：日本特开2019-8781号公报

发明内容

发明所要解决的课题

然而，在专利文献1所记载的技术中，需要准备3个相同的处理电路，因此构成处理电路的硬件所需的成本增大。

本公开是鉴于上述的问题而完成的，其目的在于，提供一种能够抑制硬件所需的成本的增大，并且能够抑制由短暂性的故障引起的系统的暂时停止的信息处理装置、控制方法以及程序。

用于解决课题的手段

根据本公开的一个例子，执行运算处理的信息处理装置具有第1处理电路和第2处理电路。第1处理电路连续执行N次运算处理。第2处理电路连续执行N次运算处理。N是2以上的整数。第1处理电路和第2处理电路根据由第1处理电路执行的N次运算处理的第1结果中的至少1个第1结果、与由第2处理电路执行的N次运算处理的第2结果中的至少1个第2结果一致的情况，基于上述至少1个第1结果和上述至少1个第2结果分别继续动作。

根据本发明，与需要3个处理电路的TMR技术相比，能够抑制硬件所需的成本的增大。

在运算处理的执行中产生短暂性的故障的概率一般较低。因此，推断为相互一致的上述至少1个第1结果和上述至少1个第2结果是在执行中没有产生短暂性的故障的运算处理的结果。由此，第1处理电路以及第2处理电路能够使用可靠性高的结果来继续动作。这样，即使产生了短暂性的故障，也能够使动作继续，能够抑制短暂性的故障引起的系统的暂时停止。

在上述公开中，第1处理电路包含第1存储器、和使用第1存储器执行运算处理的第1处理器。第2处理电路包含第2存储器、和使用第2存储器执行运算处理的第2处理器。第1处理器使用第1存储器的互不相同的N个区域，分别执行N次运算处理。第2处理器使用第2存储器的互不相同的N个区域，分别执行N次运算处理。