[发明专利]用于存储器装置的链路评估

说明书

本发明描述用于存储器装置的链路评估的方法、系统及装置。存储器装置可经由通道接收信令且可基于针对参考电压对所述信令进行取样来识别编码到所述信令中的逻辑值。所述取样可在取样周期内的参考时间发生。为了评估所述通道的质量(例如误差界限)，所述存储器装置可调整所述参考电压、所述参考时间或两者，且所述存储器装置或主机装置可确定所述存储器装置是否仍能够正确识别经由所述通道编码到信令中的逻辑值。在一些情况中，所述通道质量可在刷新循环期间或在所述存储器装置的另一机会时间进行评估。

交叉参考

本专利申请案主张由巴尔布(Balb)等人在2020年12月14日申请的标题为“用于存储器装置的链路评估(LINK EVALUATION FOR A MEMORY DEVICE)”的第17/121,314号美国专利申请案及由巴尔布(Balb)等人在2019年12月19日申请的标题为“用于存储器装置的链路评估(LINK EVALUATION FOR A MEMORY DEVICE)”的第62/950,851号美国临时专利申请案的优先权；所述申请案中的每一者转让给受让人且其中每一者以其全文引用方式明确并入。

背景技术

下文大体上涉及一或多个存储器系统，且更明确来说，涉及用于存储器装置的链路评估。

存储器装置广泛用于存储例如计算机、无线通信装置、相机、车辆、数字显示器及类似物的各种电子装置中的信息。信息通过将存储器装置内的存储器单元编程到各种状态来存储。举例来说，二进制存储器单元可被编程到通常由逻辑1或逻辑0表示的两种支持状态中的一者。在一些实例中，单个存储器单元可支持多于两种状态，其中任一者可被存储。为了存取经存储信息，组件可读取或感测存储器装置中的至少一种存储状态。为了存储信息，组件可写入或编程存储器装置中的状态。

存在各种类型的存储器装置及存储器单元，其包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)、自选择存储器、硫属化物存储器技术及其它。存储器单元可为易失性或非易失性的。非易失性存储器(例如FeRAM)可长时间保存其存储的逻辑状态，即使缺乏外部电源。易失性存储器装置(例如DRAM)会在与外部电源断开时丢失其存储的状态。

附图说明

图1说明根据本文中公开的实例的支持用于存储器装置的链路评估的系统的实例。

图2说明根据本文中公开的实例的支持用于存储器装置的链路评估的存储器裸片的实例。

图3说明根据本文中公开的实例的支持用于存储器装置的链路评估的存储器系统的实例。

图4说明根据本文中公开的实例的支持用于存储器装置的链路评估的眼图的实例。

图5说明根据本文中公开的实例的支持用于存储器装置的链路评估的过程流程的实例。

图6展示根据本文中公开的实例的支持用于存储器装置的链路评估的存储器装置的框图。

图7展示根据本文中公开的实例的支持用于存储器装置的链路评估的主机装置的框图。

图8到11展示说明根据本文中公开的实例的支持用于存储器装置的链路评估的一或若干方法的流程图。

具体实施方式

在一些情况中，存储器装置可从主机装置接收数据。主机装置可经由通信通道传输数据。数据可作为可在存储器装置处取样的信号传输。存储器装置可通过在单位间隔(符号周期)期间测量信号的电压电平以确定信号在单位间隔期间的逻辑状态(例如逻辑‘0’或逻辑‘1’)来对信号进行取样。单位间隔可具有由与经测量信号的传输相关联的时钟定义的持续时间(例如，单位间隔可具有等于时钟的一个周期(循环)或半个周期(循环)的的持续时间，取决于使用单倍数据速率(SDR)还是双倍数据速率(DDR)信令)。