[发明专利]包括折叠数字线配置的集成组合件

说明书

本申请案涉及包括折叠数字线配置的集成组合件。一些实施例包含一种具有在第一层面上方的第二层面的集成组合件。第一真数字线具有沿着所述第一层面的第一及第二区段。第一互补数字线具有沿着所述第二层面的第三及第四区段。将所述第一真数字线与所述第一互补数字线进行相对地比较。第二真数字线具有沿着所述第一层面的第三区及沿着所述第二层面的第四区。所述第三区邻近所述第一区段，且所述第四区邻近所述第三区段。第二互补数字线具有沿着所述第一层面的第五区且具有沿着所述第二层面的第六区。所述第五区邻近所述第二区段，且所述第六区邻近所述第四区段。将所述第二真数字线与所述第二互补数字线进行相对地比较。

技术领域

存储器阵列(例如，DRAM阵列)。包括垂直堆叠的层面的集成组合件。包括折叠数字线配置的集成组合件。

背景技术

现代计算架构中利用存储器来存储数据。一种类型的存储器是动态随机存取存储器(DRAM)。与替代类型的存储器相比，DRAM可提供结构简单、低成本及高速的优点。

DRAM可利用具有一个电容器组合一个晶体管的存储器单元(cell)(所谓的1T-1C存储器单元)，其中电容器与晶体管的源极/漏极区(region)耦合。图1中展示实例1T-1C存储器单元2，其中晶体管被标记为T且电容器被标记为C。电容器具有与晶体管的源极/漏极区耦合的一个节点，及与共同板极CP耦合的另一节点。共同板极CP可与任何合适电压耦合，例如，在从大于或等于接地到小于或等于VCC的范围内的电压(即，接地≤CP≤VCC)。在一些应用中，共同板极处于约一半VCC的电压(即，约VCC/2)。晶体管具有耦合到字线WL(即，存取线、路由线、第一线性结构等)的栅极，且具有耦合到位线BL(即数字线、感测线、第二线性结构等)的源极/漏极区。在操作中，在读取/写入操作期间，由沿着字线的电压产生的电场可将位线门控耦合到电容器。

图2中展示另一现有技术1T-1C存储器单元配置。图2的配置展示两个存储器单元2a及2b；其中存储器单元2a包括晶体管T1及电容器C1，且其中存储器单元2b包括晶体管T2及电容器C2。字线WL0及WL1分别与晶体管T1及T2的栅极电耦合。到位线BL的连接为存储器单元2a及2b共享。

上文描述的存储器单元可并入存储器阵列中，且在一些应用中，存储器阵列可具有开放位线布置。图3中展示具有开放位线架构的实例集成组合件9。组合件9包含两个横向邻近的存储器阵列(“阵列-1(ARRAY-1)”及“阵列-2”)，其中阵列中的每一者包含图2中所描述的类型的存储器单元(图3中未标记以简化图)。字线WL0到WL7跨越阵列延伸，且与字线驱动器耦合。数字线D0到D8与第一阵列(阵列-1)相关联，且数字线D0*到D8*与第二阵列(阵列-2)相关联。感测放大器SA0到SA8提供在第一阵列与第二阵列之间。在相同高度的数字线彼此配对，且通过感测放大器进行比较(例如，数字线D0及D0*彼此配对且用感测放大器SA0进行比较)。在读取操作中，成对的数字线中的一者可充当确定成对的数字线中的另一者的电性质(例如，电压)的参考。

高度集成存储器具有紧密间隔的存储器单元及数字线。归因于紧密间隔的数字线之间的非期望电容耦合，可能会遇到问题(如H.日高(H.Hidaka)等人在“用于多兆位DRAM的双绞位线架构(Twisted Bit-Line Architectures for Multi-Megabit DRAM)”一文中所讨论；IEEE固态电路杂志(IEEE Journal of Solid-State Circuits)，第24卷，第1期，1989年2月；第21到27页)。在数据读取操作期间，电容耦合可导致过多的噪声，且随着集成度的提高，电容耦合的问题越来越严重。希望开发可减少或消除有问题的电容耦合的新的架构。

发明内容