[发明专利]容错架构构架系统与容错架构控制方法

说明书

本发明公开了容错架构构架系统与容错架构控制方法，包括处理核心单元和外设单元，所述处理核心单元用于进行本地计算，所述外设单元用于进行全局通信和系统控制，所述处理核心单元包括至少两个AET细胞簇，所述AET细胞簇包括一个中心AET单元和三个外围AET单元，所述中心AET单元和外围AET单元的网络结构均相同，所述AET细胞簇的中心AET单元与三个所述外围AET单元均以120°的夹角相连接；至少两个所述AET细胞簇中的每个所述AET单元均包括三条通讯链路，所述处理核心单元配置有连接策略，所述连接策略包括使不同的AET细胞簇中的外围AET单元之间相互连接。本发明提供了一种容错架构构架系统与容错架构控制方法，该容错架构具有可伸缩、高度可靠和灵活的网络结构。

技术领域

本发明涉及容错架构技术领域，具体为容错架构构架系统与容错架构控制方法。

背景技术

现代电子系统，不论是芯片级，还是板级，乃至于系统级，当某一部分甚至是某一个单元出错，整个系统将会受到破坏甚至失效。为了保证系统中数据和系统功能的完整性，传统的容错策略，如多模冗余容错，纠错码等方式；在传统的容错方式中应用最多的方法是采用冗余容错，冗余容错包含硬件冗余、时间冗余和信息冗余。其中较多采用二冗余度或多冗余度系统实现系统备份、恢复和不间断运行。对于双机备份设计，当两个模块均发生故障时系统将无法免除故障正常工作，容错能力有限。近年来随着计算机技术和电子技术的进步，出现了受生物启发的容错设计。如基于种群发生学的可进化硬件容错技术(EHW)，进化硬件指可根据当前环境自动改变自身结构和功能以适应环境变化的硬件系统。它主要由可重配置硬件和配置引擎构成，但这种方法目前还是基本上局限于FPGA,FPAA和FPA的电路系统结构上，并且需要一个处理核来运行进化算法，容错速度慢。在现有的电路编码模式下，EHW技术受搜索空间大小和演化时间的限制，局限于一些简单电路的容错应用。

路由算法是片上网络(NoC)的研究重点，高效的路由策略不仅对网络功耗，而且还对传输延迟和拥塞信息造成控制。在2D Mesh结构中常采用的X-Y路由算法，但这种路由算法不具有容错性。在以往的路由容错中，一般采用改进型X-Y路由算法来实现。如转向模型路由算法，奇偶转弯模型，基于奇偶转弯模型的EX-XY路由算法。基于转弯模型的容错路由算法对于n维的网格结构网络最多容忍n-1个故障。但不支持在n维网络出现多于n-1的错误，可以容忍出错的节点数较少。EX-XY容错能力较好，然而这种以绕道方式的容错路由会使得了整体性能的降低。但这些处理方法会造成路由步长变长而导致通信效率变低、通信负载不均衡、死锁和阻塞的情况加剧。芯片上的功耗也会变的不均匀。可重构容错算法是另外一种容错路由算法，基于2D Mesh的片上网络可重构容错路由算法能够进行动态地可重构，从而不停地自适应因为路由器故障所引起的针对特定的片上网络拓扑中路由的修改，这种算法可以使得片上网络的成本降低，但主要运用于DSP IN结构的设计中。面向片上网络的间歇性和永久性故障的性能和延迟的可重构路由算法。在故障数可控时，可靠性可达90％，在故障数增加到一定数量时，但这种可靠性会大幅度降低。片上网络局部重构的路由的高稳定性容错路由算法使用一个局部路由的方法来绕过故障链接，可以确保数据流在任意形式下传输到目的地。但在存在故障情况下，该方案在寻找链接路径时不能总是利用通信路由器间的最短距离，而且不能平衡负载。

发明内容

本发明的目的在于提供了一种容错架构构架系统与容错架构控制方法，该容错架构具有可伸缩、高度可靠和灵活的网络结构，容错性强。