[发明专利]一种基于Zynq异构平台的超低延时视频传输方法及其装置

权利要求书

1.一种基于Zynq异构平台的超低延时视频传输装置，包括实现采集编码的发送端设备（1）以及实现解码显示的接收端设备（2），其特征在于：通过Zynq 芯片中PS与PL片内的高速总线，充分发挥了Zynq软硬件皆可编程的优势，在视频数据开始从第一Zynq PL模块（11）侧的HDMI、SDI或MIPI等类型的视频接口输入采集时，就开始把一帧视频数据划分成2^N(N=1)个子帧，利用第一Zynq PL模块（11）中的可编程逻辑单元在发送端设备设计一个协同视频子帧采集与视频子帧编码的子帧同步DMA模块（113），从而使整个端到端传输过程中的采集、编码、传输、解码的处理流水线都是按发送端实际子帧同步DMA模块（113）中配置划分的视频子帧级别来处理视频数据；在接收端设备设计协同视频子帧解码与视频数据显示的显示同步DMA（231），所述显示同步DMA（231）把当前解码视频帧通过视频解码模块（232）解码后的数据写入第二DDR模块（22），当显示同步DMA（231）检查到上一帧视频已经显示完成过去一半帧间隔时间时，显示同步DMA（231）开始从第二DDR模块（22）读取已解码的当前视频帧数据到显示模块（233），显示模块（233）通过第二Zynq PL模块（23）侧的HDMI、SDI或MIPI等视频接口显示输出，显示部分减少半个帧间隔延时；整个视频帧数据在采集、编码、传输、解码的处理流水线中都是按子帧同步DMA模块（113）中配置设定的视频子帧级别。

2.根据权利要求1所述的一种基于Zynq异构平台的超低延时视频传输装置，其特征在于：所述发送端设备（1）包含属于Zynq芯片的第一Zynq PS模块（13）、属于Zynq芯片的第一Zynq PL模块（11）和外部存储器件第一DDR模块（12）；所述第一Zynq PL模块（11）包含有视频编码模块（111）、视频预处理模块（112）和子帧同步DMA模块（113）; 第一Zynq PS模块（13）与第一Zynq PL模块（11）通过Zynq片内高速总线连接，第一DDR模块（12）通过高速DDR总线与第一Zynq PS模块（13）连接，第一Zynq PL模块（11）通过Zynq芯片的片内高速总线与第一DDR模块（12）连接。

3.根据权利要求2所述的一种基于Zynq异构平台的超低延时视频传输装置，其特征在于：所述第一Zynq PL模块（11）中把输入的HDMI、SDI或MIPI等类型视频接口的视频数据划分成2^N(N=1)个子帧，通过子帧同步DMA模块（113）写入第一DDR模块（12）内存。

4.根据权利要求3所述的一种基于Zynq异构平台的超低延时视频传输装置，其特征在于：所述视频编码模块（111）通过子帧同步DMA模块（113）读取已经完成写入到第一DDR模块（12）内存的视频子帧数据，读取到的视频子帧数据经过视频编码模块（111）编码后再写入第一DDR模块（12）内存中，所述Zynq PS模块（13）中ARM处理器软件实现已经完成写入第一DDR模块（12）内存中的子帧视频编码后码流数据的打包发送操作。

5.根据权利要求1所述的一种基于Zynq异构平台的超低延时视频传输装置，其特征在于：所述接收端设备（2）包含属于Zynq芯片的第二Zynq PS模块（21）、属于Zynq芯片的第二Zynq PL模块（23）和外部存储器件第二DDR模块（22）；所述第二Zynq PL模块（23）包含显示同步DMA（231）视频解码模块（232）和显示模块（233）; 第二Zynq PS模块（21）与第二ZynqPL模块（23）通过Zynq片内高速总线连接，第二DDR模块（22）通过高速DDR总线与第二ZynqPS模块（21）连接，第二Zynq PL模块（23）通过Zynq芯片的片内高速总线与第二DDR模块（22）连接。

6.根据权利要求5所述的一种基于Zynq异构平台的超低延时视频传输装置，其特征在于：所述第二Zynq PS模块（21）在ARM处理器中对通过网络接收的RTP视频码流数据包解封装后，把解封装后在视频码流数据存入第二DDR模块（22）。