[发明专利]半导体存储装置

权利要求书

1.一种半导体存储装置，包含：

衬底；

第1杂质区域，设置在所述衬底上，具有第1导电型；

第2杂质区域，设置在所述衬底上，与所述第1杂质区域在第1方向上隔开配置，具有所述第1导电型；

第1晶体管，包含设置在所述第1杂质区域与所述第2杂质区域之间且衬底表面上的第1电极；

第3杂质区域，设置在所述衬底上，与所述第1杂质区域在和所述第1方向交叉的第2方向上隔开配置，具有第1导电型；

第4杂质区域，设置在所述衬底上，与所述第3杂质区域在所述第1方向上隔开配置，具有所述第1导电型；

第2晶体管，包含设置在所述第3杂质区域与所述第4杂质区域之间且衬底表面上的第2电极；以及

活性区域，设置在所述第1晶体管与所述第2晶体管之间，具有第1导电型。

2.根据权利要求1所述的半导体存储装置，其还包含与所述第2杂质区域、所述第4杂质区域以及所述活性区域电连接的控制电路。

3.根据权利要求1所述的半导体存储装置，其中所述第1杂质区域电连接于设置在第1存储器区块的配线，所述第3杂质区域电连接于设置在第2存储器区块的配线。

4.根据权利要求1所述的半导体存储装置，其还具备第3晶体管，该第3晶体管包含：

第5杂质区域，设置在所述衬底上，与所述第2杂质区域在所述第1方向上隔开配置，具有所述第1导电型；以及

第3电极，设置在所述第2杂质区域与所述第5杂质区域之间且衬底表面上。

5.根据权利要求4所述的半导体存储装置，其还包含与所述第2杂质区域以及所述活性区域电连接的控制电路，

所述第1杂质区域电连接于设置在所述第1存储器区块的配线，所述第5杂质区域电连接于设置在第3存储器区块的配线。

6.根据权利要求4所述的半导体存储装置，其还具备第4晶体管，该第4晶体管包含：

第6杂质区域，设置在所述衬底上，与所述第4杂质区域在所述第1方向上隔开配置，具有所述第1导电型；以及

第4电极，设置在所述第4杂质区域与所述第6杂质区域之间且衬底表面上。

7.根据权利要求6所述的半导体存储装置，其还包含与所述第2杂质区域、所述第4杂质区域以及所述活性区域电连接的控制电路，

所述第1杂质区域电连接于设置在第1存储器区块的配线，

所述第3杂质区域电连接于设置在第2存储器区块的配线，

所述第5杂质区域电连接于设置在第3存储器区块的配线，

所述第6杂质区域电连接于设置在第4存储器区块的配线。

8.根据权利要求1所述的半导体存储装置，其中设置在所述活性区域的第1导电型的杂质浓度越接近所述衬底表面则越高。

9.一种半导体存储装置，包含区块选择电路及控制电路，

所述区块选择电路具备：多个晶体管阵列区域，具有连接于存储器区块的多个选择用MOS晶体管的阵列；及

活性区域，设置在相邻的所述晶体管阵列区域彼此之间；

所述控制电路对所述晶体管阵列区域的电位以及所述活性区域的电位进行控制；

所述活性区域中至少与所述控制电路连接的部分具有与所述选择用MOS晶体管的扩散层相同的极性。

10.根据权利要求9所述的半导体存储装置，其中所述控制电路中连接于所述晶体管阵列区域的第一电压选择部与连接于所述活性区域的第二电压选择部电绝缘。

11.根据权利要求10所述的半导体存储装置，其中形成由连接于不同的所述存储器区块的两个所述晶体管阵列区域在一方向交替排列的多列，

在所述各列中，所述活性区域连接于共通的所述第二电压选择部。

12.根据权利要求11所述的半导体存储装置，其中在所连接的所述存储器区块的组合相同的由所述多列组成的各群组中，所述活性区域连接于共通的所述第二电压选择部。