[发明专利]半导体装置

说明书

实施方式的半导体装置具有：衬底，设置着第1端子、第2端子、及多个第3端子；1个以上的半导体存储芯片，具有多个第1垫、多个第2垫、及多个第3垫；第1键合线，将第1端子与多个第1垫电连接；第2键合线，将第2端子与多个第2垫电连接；多条第3键合线，将多个第3端子与多个第3垫电连接；第4键合线，跨多条第3键合线中的至少1条，在多个第1垫上与第1键合线连接；或/及第5键合线，跨多条第3键合线中的至少1条，在多个第2垫上与第2键合线连接。

相关申请案的引用

本申请案基于2020年03月13日提出申请的在先日本专利申请案第2020-043946号的优先权而主张优先权利益，通过引用将其全部内容并入本文中。

技术领域

本发明的实施方式涉及一种半导体装置。

背景技术

在积层着NAND(与非)闪存芯片的现有的半导体装置(封装)中，考虑到电气特性，存在通过使信号与电源的配线并排配置来降低电感并使动作稳定的方法。为了进一步使动作稳定化，而增加包含接地配线的电源的配线等来强化电源。

发明内容

本发明的实施方式提供一种电气特性得以提高的半导体装置。

实施方式的半导体装置具有：衬底，设置着第1端子、第2端子、及多个第3端子；1个以上的半导体存储芯片，具有多个第1垫、多个第2垫、及多个第3垫；第1键合线(bondingwire)，将第1端子与多个第1垫电连接；第2键合线，将第2端子与多个第2垫电连接；多条第3键合线，将多个第3端子与多个第3垫电连接；第4键合线，跨多条第3键合线中的至少1条，在多个第1垫上与第1键合线连接；或/及第5键合线，跨多条第3键合线中的至少1条，在多个第2垫上与第2键合线连接。

根据所述构成，能够提供一种电气特性得以提高的半导体装置。

附图说明

图1是实施方式的半导体装置的示意性剖视图。

图2是实施方式的半导体装置的立体概念图

图3是实施方式的半导体装置的配线概念图。

图4是表示实施方式的半导体装置的配线形态的概念图。

图5是表示实施方式的半导体装置的配线形态的概念图。

图6是实施方式的半导体装置的配线概念图。

图7是实施方式的半导体装置的配线概念图。

图8是实施方式的半导体装置的配线概念图。

图9是实施方式的半导体装置的配线概念图。

具体实施方式

以下，参照附图对实施方式进行说明。

在本说明书中，对几个要素附加多个表达方式的示例。另外，这些表达方式的示例仅为例示，不否定所述要素可通过其它表达方式来表达。另外，对于未附加多个表达方式的要素，也可通过其它表达方式来表达。

另外，附图是示意图，存在厚度与平面尺寸的关系或各层的厚度的比率等与实物不同的情况。另外，附图相互之间亦可能包含彼此的尺寸关系或比率不同的部分。另外，在附图中省略一部分符号。

(第1实施方式)第1实施方式涉及一种半导体装置。将半导体装置100的示意性剖视图示于图1。将半导体装置100的主要部分的放大立体概念图示于图2。更具体地说，实施方式的半导体装置100是搭载着NAND闪存芯片等的半导体封装。另外，X方向、Y方向及Z方向优选彼此交叉且彼此正交。