[发明专利]一种用于FPGA内嵌IP的可测试性设计方法有效
| 申请号： | 202110023275.7 | 申请日： | 2021-01-08 |
| 公开（公告）号： | CN112597723B | 公开（公告）日： | 2022-09-30 |
| 发明（设计）人： | 季顺南;张勇;王俊;温长清 | 申请（专利权）人： | 深圳市紫光同创电子有限公司 |
| 主分类号： | G06F30/33 | 分类号： | G06F30/33 |
| 代理公司： | 深圳国新南方知识产权代理有限公司 44374 | 代理人： | 胡志桐 |
| 地址： | 518000 广东省深圳市南山区粤海*** | 国省代码： | 广东;44 |
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| 摘要： | |||
| 搜索关键词： | 一种 用于 fpga ip 测试 设计 方法 | ||
【权利要求书】：
1.一种用于FPGA内嵌IP的可测试性设计方法，其特征在于，所述可测试性设计方法包括：
输出包括用于产生运算结果的组合逻辑的内嵌IP；
接收设计文件和综合库，进行逻辑综合生成综合后的网表；
接收所述综合后的网表，根据所述综合后的网表中寄存器的数量设置第一约束文件，插入第一寄存器链并生成插链后的网表，所述第一寄存器链位于所述组合逻辑的输出侧；
接收并修改所述插链后的网表，插入第二寄存器链并生成修改后的网表，所述第二寄存器链位于所述组合逻辑的输入侧；
接收所述修改后的网表，根据第二约束文件生成测试向量并完成仿真；其中，第一约束文件和第二约束文件中均包括配置寄存器链的数量,以及每条寄存器链的具体信息。
2.根据权利要求1所述的可测试性设计方法，其特征在于，所述插入第一寄存器链并生成插链后的网表为，通过EDA工具插入第一寄存器链并生成插链后的网表。
3.根据权利要求1所述的可测试性设计方法，其特征在于，所述生成测试向量并完成仿真为，通过EDA工具生成测试向量并完成仿真。
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