[发明专利]一种时序电路优化方法、装置及其存储介质

说明书

本发明公开了一种时序电路优化方法、装置及其存储介质，属于数字集成电路领域。本发明主要包括提供一种时序电路优化方法，其包括：对在时序传递的方向上具有连续多条违例时序路径以及连续多条违例路径后面具有至少一条富裕时序路径的连续多条时序路径，根据连续多条时序路径中每条时序路径的时间裕量值对连续多条时序路径进行分组得到至少一个可优化时序路径组；根据至少一个可优化时序路径组中每组可优化时序路径组的每条时序路径的时间裕量值对每组可优化时序路径组中每条时序路径后第一个触发器的本地时钟端的时钟延迟进行设置，能够实现对时序电路中连续出现的多处时序违例路径进行优化。

技术领域

本发明涉及数字集成电路领域，特别涉及一种时序电路优化方法、装置及其存储介质。

背景技术

在数据集成电路设计过程中，时序收敛是至关重要的一个环节。通常会采用优化寄存器传输级代码(RTL代码)，设置合理的约束文件以及提高工艺节点等手段，来优化系统架构达到时序收敛的目的。但是在集成电路设计的中后段流程中，当寄存器传输级代码已经合理时，如果此时电路中的时序仍未收敛，采取优化系统架构和提高工艺节点将会耗费大量的时间。现有技术中在出现时序违例(timing-violation)的点设置时钟的延时(latency)来优化时序的方式，对连续出现多处时序违例路径的情况，只能优化最靠近无时序违例处的时序违例路径，不能对所有的时序违例路径进行优化。

发明内容

针对现有技术存在的问题，本发明主要提供一种时序电路优化方法、装置及存储介质，通过将连续多条违例时序路径与随后的富裕时间路径进行分组并根据组内每个时序路径的时间裕量对违例时序路径后第一个触发器的本地时钟端进行设置，实现时序电路的优化。

为了实现上述目的，本发明采用的一个技术方案是：提供一种时序电路优化方法，其包括：对在时序传递的方向上具有连续多条违例时序路径以及连续多条违例路径后面具有至少一条富裕时序路径的连续多条时序路径，根据连续多条时序路径中每条时序路径的时间裕量值对连续多条时序路径进行分组得到至少一个可优化时序路径组；

根据至少一个可优化时序路径组中每组可优化时序路径组的每条时序路径的时间裕量值对每组可优化时序路径组中每条时序路径后第一个触发器的本地时钟端的时钟延迟进行设置。

本发明采用的另一个技术方案是：提供一种时序电路优化装置，其包括：

用于对在时序传递的方向上具有连续多条违例时序路径以及连续多条违例路径后面具有至少一条富裕时序路径的连续多条时序路径，根据连续多条时序路径中每条时序路径的时间裕量值对连续多条时序路径进行分组得到至少一个可优化时序路径组的模块；以及，

用于根据至少一个可优化时序路径组中每组可优化时序路径组的每条时序路径的时间裕量值对每组可优化时序路径组中每条时序路径后第一个触发器的本地时钟端的时钟延迟进行设置的模块

本发明采用的另一个技术方案是：提供一种计算机可读存储介质，其存储有计算机指令，该计算机指令被操作以执行方案一中的时序电路优化方法。

本发明的技术方案可以达到的有益效果是：本发明通过将连续多条违例时序路径与随后的富裕时间路径进行分组并根据组内每个时序路径的时间裕量对违例时序路径后第一个触发器的本地时钟端进行设置，实现对时序电路中连续出现的多处时序违例路径进行优化。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是出现时序违例的时序路径示意图；

图2是现有技术中消除时序违例方法的示意图；

图3是现有技术中消除时序违例前后时钟采集数据过程示意图；