[发明专利]基于多FPGA的芯片原型验证系统的配置方法、装置和设备

权利要求书

1.一种基于多FPGA的芯片原型验证平台的配置方法，其特征在于，包括：

将高速串并收发单元硬件接口标识插入到包含多个子模块的系统芯片SoC模型中，获得现场可编程逻辑门阵列FPGA模型，其中，子模块之间采用总线和非总线进行逻辑连接；

根据所述FPGA模型获得完整网表，其中，所述完整网表中包含所述高速串并收发单元硬件接口标识与总线的对应关系；

对所述完整网表进行拆分获得多个FPGA网表，其中，每个FPGA网表分别对应所述SoC模型中的至少一个子模块；

在每个所述FPGA网表中分别插入时分复用TDM网表以获得多个更新后的FPGA网表，并根据多个更新后的FPGA网表分别产生的配置文件对所述原型验证平台中的FPGA进行配置，其中，每个TDM网表中包含原型验证平台中每个FPGA的输入输出IO接口标识与非总线的对应关系。

2.根据权利要求1所述的方法，其特征在于，所述将高速串并收发单元硬件接口标识插入到包含多个子模块的系统芯片SoC模型中，获得现场可编程逻辑门阵列FPGA模型，包括：

从原型验证平台中选取高速串并收发单元硬件接口标识；

在所述SoC模型的总线界面插入所述高速串并收发单元硬件接口标识，以获得所述FPGA模型。

3.根据权利要求1所述的方法，其特征在于，所述根据所述FPGA模型获得完整网表，包括：

采用电子设计自动化EDA工具对所述FPGA模型进行参数识别；

根据参数识别结果对所述FPGA模型进行转换，获得所述完整网表。

4.根据权利要求1所述的方法，其特征在于，所述根据多个更新后的FPGA网表分别产生的配置文件对所述原型验证平台中的FPGA进行配置，包括：

根据每个更新后的FPGA网表分别获得原型验证平台中每个FPGA上的配置文件，其中，所述配置文件中包含原型验证平台中每个FPGA的高速串并收发单元硬件接口标识与总线的对应关系，以及原型验证平台中每个FPGA的IO接口标识与非总线的对应关系；

采用所述配置文件对所述原型验证平台中的每个FPGA分别进行配置。

5.根据权利要求4所述的方法，其特征在于，所述采用所述配置文件对所述原型验证平台中的每个FPGA分别进行配置，包括：

针对每个配置文件将子模块间的总线采用所对应的FPGA的高速串并收发单元硬件接口进行互联；

针对每个配置文件将子模块间的非总线采用所对应的FPGA的IO接口进行互联。

6.根据权利要求5所述的方法，其特征在于，所述高速串并收发单元硬件接口的数据传输速率大于所述IO接口的数据传输速率。

7.根据权利要求1所述的方法，其特征在于，所述高速串并收发单元硬件接口标识包括：高速串并收发单元硬件接口IP。

8.一种基于多FPGA的芯片原型验证系统的配置装置，其特征在于，包括：

FPGA模型获取模块，用于将高速串并收发单元硬件接口标识插入到包含多个子模块的系统芯片SoC模型中，获得现场可编程逻辑门阵列FPGA模型，其中，子模块之间采用总线和非总线进行逻辑连接；

完整网表获取模块，用于根据所述FPGA模型获得完整网表，其中，所述完整网表中包含所述串并收发单元硬件接口标识与总线的对应关系；

完整网表拆分模块，用于对所述完整网表进行拆分获得多个FPGA网表，其中，每个FPGA网表分别对应所述SoC模型中的至少一个子模块；

原型验证平台配置模块，用于在每个所述FPGA网表中分别插入时分复用TDM网表以获得多个更新后的FPGA网表，并根据多个更新后的FPGA网表分别产生的配置文件对所述原型验证平台中的FPGA进行配置，其中，每个TDM网表中包含原型验证平台中每个FPGA的输入输出IO接口标识与非总线的对应关系。