[发明专利]制造半导体器件的方法和半导体器件

说明书

半导体器件包括：栅极结构，设置在沟道区域和源极/漏极区域上方。栅极结构包括：栅极介电层，位于沟道区域上方；一个或多个功函调整材料层，位于栅极介电层上方；以及金属栅电极层，位于一个或多个功函调整材料层上方。一个或多个功函调整层包括含铝层，并且扩散阻挡层设置在含铝层的底部和顶部中的至少一个处。扩散阻挡层是富钛层、钛掺杂层、富钽层、钽掺杂层和硅掺杂层中的一个或多个。本申请的实施例还涉及制造半导体器件的方法。

技术领域

本申请的实施例涉及制造半导体器件的方法和半导体器件。

背景技术

随着集成电路按比例缩小的增长以及对集成电路速度要求的日益提高，晶体管需要具有更大的驱动电流，以及越来越小的尺寸。因此，开发了三维场效应晶体管(FET)。三维(3D)FET包括衬底之上的垂直半导体纳米结构(诸如鳍、纳米线、纳米片等)。半导体纳米结构用于形成源极和漏极区域以及源极和漏极区域之间的沟道区域。形成浅沟槽隔离(STI)区域以限定半导体纳米结构。3D FET也包括栅极堆叠件，其形成在半导体鳍的侧壁和顶面上或纳米线、纳米片的所有侧上。因为3D FET具有三维沟道结构，所以对沟道进行离子注入工艺需要格外小心，以减小任何几何效应。

发明内容

本申请的一些实施例提供了一种半导体器件，包括：栅极结构，设置在沟道区域上方；以及源极/漏极区域，其中：所述栅极结构包括：栅极介电层，位于所述沟道区域上方；一个或多个功函调整材料层，位于所述栅极介电层上方；以及金属栅电极层，位于所述一个或多个功函调整材料层上方；所述一个或多个功函调整层包括含铝层，并且扩散阻挡层设置在所述含铝层的底部和顶部中的至少一个处，所述扩散阻挡层是具有比所述含铝层的中心更高钛浓度的富钛层、钛掺杂层、具有比所述含铝层的中心更高钽浓度的富钽层、钽掺杂层和硅掺杂层中的一个或多个。

本申请的另一些实施例提供了一种互补金属氧化物半导体(CMOS)器件，包括：第一场效应晶体管(FET)，包括设置在第一沟道区域上方的第一栅极结构；以及第二场效应晶体管，包括设置在第二沟道区域上方的第二栅极结构，其中：所述第一场效应晶体管为n型场效应晶体管，所述第二场效应晶体管为p型场效应晶体管，并且所述第一栅极结构包括：栅极介电层；第一功函调整材料层，位于所述栅极介电层上方；以及金属栅电极层，位于所述第一功函调整材料层上方，所述第二栅极结构包括：栅极介电层；第二功函调整材料层，位于所述栅极介电层上方；所述第一功函调整材料层，位于所述第二功函调整材料层上方；以及金属栅电极层，位于所述第一功函调整材料层上方，所述金属栅电极和所述第一功函调整材料层在所述第一场效应晶体管和所述第二场效应晶体管之间是连续的，从而使得所述金属栅电极在所述第一场效应晶体管和所述第二场效应晶体管的边界处设置在所述第一场效应晶体管的所述栅极介电层上方、设置在所述第二场效应晶体管的所述第二功函调整材料层上方并且设置在所述第二功函调整材料层的侧壁上方，所述第一功函调整层包括铝，并且所述第一功函调整层在所述第一功函调整层的底部和顶部中的至少一个处包括扩散阻挡层，所述扩散阻挡层是具有比所述第一功函调整层的中心更高钛浓度的富钛层、钛掺杂层、具有比所述第一功函调整层的中心更高钽浓度的富钽层、钽掺杂层和硅掺杂层中的一个或多个。

本申请的又一些实施例提供了一种半导体器件的制造方法，包括：在由半导体材料制成的沟道区域上方形成栅极介电层；在所述栅极介电层上方形成第一功函调整层；以及在所述第一功函调整层上方形成金属栅电极层，其中：所述第一功函调整层包括铝，形成所述第一功函调整层包括在所述第一功函调整层的底部和顶部中的至少一个处形成扩散阻挡层，所述扩散阻挡层是具有比所述第一功函调整层的中心更高钛浓度的富钛层、钛掺杂层、具有比所述第一功函调整层的中心更高钽浓度的富钽层、钽掺杂层和硅掺杂层中的一个或多个。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A示出了根据本发明的实施例的半导体器件的截面图，并且图1B示出了根据本发明的实施例的立体图。