[发明专利]一种异步通讯互连架构及具有该架构的类脑芯片

权利要求书

1.一种面向类脑芯片的异步通讯互连架构，包括芯片内异步通讯互连架构、芯片间异步通讯互连架构、神经元计算单元和片上路由单元，其特征在于：所述神经元计算单元和片上路由单元均各自设置连接的独立时钟域中的独立的时钟管理模块，在同一类脑芯片内神经元计算单元与片上路由单元、片上路由单元和相邻的片上路由单元通过所述芯片内异步通讯互连架构互连，相邻类脑芯片通过所述芯片间异步通讯互连架构互连；

所述芯片内异步通讯互连架构包括片内数据发送模块、片内异步传输模块和片内数据接收模块；

所述片内数据发送模块将神经元计算单元发出的脉冲数据有效信号转换成电平翻转信号作为发送端请求，同时对脉冲数据进行寄存，传递转换后的请求及所要寄存的数据给片内异步传输模块，等待片内异步传输模块返回发送端响应后继续发送数据；

所述片内异步传输模块接收发送端请求和寄存的数据，产生并输出接收端请求和锁存数据至片内数据接收模块；

所述片内数据接收模块收到接收端请求后对请求信号进行同步化处理，生成与后一个时钟域的驱动时钟同步的数据有效信号，并传递同步后的有效信号及接收数据给相连的神经元计算单元或片上路由单元，同时响应片内异步传输模块。

2.如权利要求1所述的一种面向类脑芯片的异步通讯互连架构，其特征在于，所述片内异步传输模块包括数据锁存器、延时电路、请求锁存器，所述锁存数据由数据锁存使能信号拉高时的数据锁存器输出，所述接收端请求由数据锁存使能信号经过延时电路短暂延时后的请求锁存使能信号拉高时的请求锁存器输出产生；同时接收端请求信号发生翻转，数据锁存使能信号和请求锁存使能信号先后被拉低，数据传输模块不再传递新的数据，直到接收端响应信号有效翻转后继续传递数据。

3.如权利要求1所述的一种面向类脑芯片的异步通讯互连架构，其特征在于，所述片内数据发送模块、片内异步传输模块和片内数据接收模块在通讯前的输入和输出端的信号均被初始化，稳定为低电平。

4.如权利要求1所述的一种面向类脑芯片的异步通讯互连架构，其特征在于，所述的芯片间异步互连架构包含数据编码与发送模块、数据检测模块、接收与解码模块；

所述的数据编码与发送模块按特定的编码方式将类脑芯片输出的普通二进制数据进行特定有效数据编码，并传递编码后的数据至芯片的输出管脚，等待所连接芯片返回响应后继续发送数据；

所述的数据检测模块对芯片管脚输入的数据进行有效性检测，当数据具有特定编码值时检测出数据有效，生成请求信号传递至接收与解码模块，该请求信号同时与接收与解码模块的接收使能信号经过与门电路后作为此次数据传输的响应信号返回至编码与发送模块；

所述的接收与解码模块收到请求后对请求信号进行同步化处理，同时对接收数据按特定方式进行解码，转换成与后一个时钟域的驱动时钟同步的普通二进制数据，并传递同步后的有效信号及接收数据给相连的神经元计算单元或片上路由单元。

5.如权利要求1所述的一种面向类脑芯片的异步通讯互连架构，其特征在于，所述时钟域的时钟管理模块受到脉冲事件的驱动，当时钟管理模块处于空闲状态时，驱动时钟持续关闭，在收到脉冲数据请求时开启当前时钟域的驱动时钟，待神经元计算单元处理完或路由单元转发出当前脉冲数据后关闭当前时钟域的驱动时钟。

6.一种类脑芯片，其特征在于：具有如权利要求1-5 任一一项所述的面向类脑芯片的异步通讯互连架构。