[发明专利]一种可异步置数的可逆双边沿D触发器

权利要求书

1.一种可异步置数的可逆双边沿D触发器，其特征在于该可逆双边沿D触发器由4个Feynman可逆逻辑门和6个Fredkin可逆逻辑门构成，将4个Feynman可逆逻辑门分别记为t₁、t₂、t₃和t₄，将t₁、t₂、t₃和t₄各自的控制输入端作为第一输入端，将t₁、t₂、t₃和t₄各自的目标输入端作为第二输入端，将t₁、t₂、t₃和t₄各自的控制输出端作为第一输出端，将t₁、t₂、t₃和t₄各自的目标输出端作为第二输出端，在t₁、t₂、t₃和t₄各自中第一输出端的输出值等于第一输入端的输入值，第二输出端的输出值等于第一输入端的输入值和第二输入端的输入值的逻辑“异或”；将6个Fredkin可逆逻辑门分别记为f₁、f₂、f₃、f₄、f₅和f₆，将f₁、f₂、f₃、f₄、f₅和f₆各自的控制输入端作为第一输入端，将f₁、f₂、f₃、f₄、f₅和f₆各自的第一目标输入端作为第二输入端，将f₁、f₂、f₃、f₄、f₅和f₆各自的第二目标输入端作为第三输入端，将f₁、f₂、f₃、f₄、f₅和f₆各自的控制输出端作为第一输出端，将f₁、f₂、f₃、f₄、f₅和f₆各自的第一目标输出端作为第二输出端，将f₁、f₂、f₃、f₄、f₅和f₆各自的第二目标输出端作为第三输出端，在f₁、f₂、f₃、f₄、f₅和f₆各自中，第一输出端的输出值等于第一输入端的输入值，当第一输入端的输入值为“0”时第二输出端的输出值等于第二输入端的输入值且第三输出端的输出值等于第三输入端的输入值，当第一输入端的输入值为“1”时第二输出端的输出值等于第三输入端的输入值且第三输出端的输出值等于第二输入端的输入值；

该可逆双边沿D触发器具有异步置数使能信号输入端M、时钟信号输入端C、数据输入端I、预置数输入端P、第一逻辑低电平输入端L₁、第二逻辑低电平输入端L₂、第三逻辑低电平输入端L₃、第四逻辑低电平输入端L₄，以及异步置数使能信号输出端M'、触发器现态信号输出端Q、第一垃圾位输出端g₁、第二垃圾位输出端g₂、第三垃圾位输出端g₃、第四垃圾位输出端g₄、第五垃圾位输出端g₅、第六垃圾位输出端g₆；在该可逆双边沿D触发器中，设定用“0”表示逻辑低电平，用“1”表示逻辑高电平，用Q_n表示触发器次态；

在该可逆双边沿D触发器中，f₁的第一输入端与异步置数使能信号输入端M连接，f₁的第二输入端与第一逻辑低电平输入端L₁连接，f₁的第三输入端与时钟信号输入端C连接，f₁的第一输出端与t₁的第一输入端连接，f₁的第二输出端与第一垃圾位输出端g₁连接，f₁的第三输出端与f₂的第一输入端连接，触发器次态Q_n在f₂的第二输入端上，f₂的第二输入端与数据输入端I连接，f₂的第三输入端与t₄的第二输出端连接，f₂的第一输出端与t₁的第二输入端连接，f₂的第二输出端与f₃的第二输入端连接，f₂的第三输出端与f₅的第二输入端连接，f₃的第一输入端与t₁的第二输出端连接，f₃的第三输入端与f₄的第二输出端连接，f₃的第一输出端与f₅的第一输入端连接，f₃的第二输出端与t₂的第一输入端连接，f₃的第三输出端与第三垃圾位输出端g₃连接，f₄的第一输入端与t₁的第一输出端连接，f₄的第二输入端与t₂的第二输出端连接，f₄的第三输入端与预置数输入端P连接，f₄的第一输出端与异步置数使能信号输出端M'连接，f₄的第三输出端与第四垃圾位输出端g₄连接，f₅的第三输入端与t₃的第二输出端连接，f₅的第一输出端与f₆的第一输入端连接，f₅的第二输出端与第六垃圾位输出端g₆连接，f₅的第三输出端与t₃的第一输入端连接，f₆的第二输入端与t₂的第一输出端连接，f₆的第三输入端与t₃的第一输出端连接，f₆的第一输出端与第二垃圾位输出端g₂连接，f₆的第二输出端与第五垃圾位输出端g₅连接，f₆的第三输出端与t₄的第一输入端连接，t₂的第二输入端与第二逻辑低电平输入端L₂连接，t₃的第二输入端与第三逻辑低电平输入端L₃连接，t₄的第二输入端与第四逻辑低电平输入端L₄连接，t₄的第一输出端与触发器现态信号输出端Q连接。

2.根据权利要求1所述的一种可异步置数的可逆双边沿D触发器，其特征在于将异步置数使能信号SR输入至异步置数使能信号输入端M，将时钟信号clk输入至时钟信号输入端C，将触发器数据d输入至数据输入端I，将预置数N输入至预置数输入端P，使第一逻辑低电平输入端L₁、第二逻辑低电平输入端L₂、第三逻辑低电平输入端L₃、第四逻辑低电平输入端L₄均接逻辑“0”，将触发器现态信号输出端Q输出的信号记为Q_CD；

当异步置数使能信号SR等于逻辑“1”即为逻辑高电平时，f₂的第一输入端的输入值保持逻辑“0”不变，f₃,f₄,f₅,f₆各自的第一输入端的输入值保持逻辑“1”不变，预置数N经f₄进入由f₃,f₄,t₂构成的锁存电路中，并输出至触发器现态信号输出端Q，从而使得Q_CD＝N；t₄的第二输入端接逻辑“0”，使得t₄的第二输出端的输出值等于t₄的第一输入端的输入值，即为N；f₂的第一输入端的输入值为逻辑“0”，t₄的第二输出端的输出值N经f₂进入由f₅,t₃构成的锁存电路中，从而使得由f₃,f₄,t₂构成的锁存电路和由f₅,t₃构成的锁存电路中存储的数据均为N，实现了异步置数的功能；

当异步置数使能信号SR等于逻辑“0”即为逻辑低电平时，f₂、f₃、f₅、f₆各自的第一输入端的输入值等于时钟信号clk，f₄的第一输入端的输入值为逻辑“0”，触发器次态Q_n＝d；当时钟信号clk等于逻辑“1”时，由f₃,f₄,t₂构成的锁存电路处于数据锁存状态，锁存的数据经f₆和t₄后由触发器现态信号输出端Q输出，且触发器数据d的变化不会影响触发器现态信号输出端Q输出的输出值，而由f₅,t₃构成的锁存电路处于数据接收状态，接收的数据为Q_n，Q_n＝d，即由f₅,t₃构成的锁存电路实际上接收的数据为d；当时钟信号clk从逻辑“1”变为逻辑“0”时，即时钟信号clk的下降沿，由f₅,t₃构成的锁存电路由数据接收状态变成数据锁存状态，锁存的数据等于时钟信号clk即将从逻辑“1”变成逻辑“0”时对应的Q_n的值；当时钟信号clk等于逻辑“0”时，由f₅,t₃构成的锁存电路中锁存的数据经f₆和t₄后由触发器现态信号输出端Q输出，且触发器数据d的变化不会影响触发器现态信号输出端Q输出的输出值，而由f₃,f₄,t₂构成的锁存电路由数据锁存状态变成数据接收状态，接收的数据为Q_n，Q_n＝d，即由f₃,f₄,t₂构成的锁存电路实际上接收的数据为d；当时钟信号clk从逻辑“0”变为逻辑“1”时，即时钟信号clk的上升沿，由f₃,f₄,t₂构成的锁存电路由数据接收状态变成数据锁存状态，锁存的数据等于时钟信号clk即将从逻辑“0”变为逻辑“1”时对应的Q_n的值，且锁存的数据经f₆和t₄后由触发器现态信号输出端Q输出；当时钟信号clk再次等于逻辑“1”即再次为逻辑高电平时，由f₅,t₃构成的锁存电路再次由数据锁存状态变成数据接收状态，接收Q_n的变化，实现了双边沿D触发器的功能。