[发明专利]延迟锁相环以及配置延迟单元的泵电流比的方法

说明书

本发明的实施例提供了一种延迟锁相环包括：相位检测器，被配置为检测第一时钟和第二时钟之间的相位差；电荷泵，被配置为基于由相位检测器提供的相位差，根据第一电荷量增加在电容性负载处的电荷量，并且根据第二电荷量减少在电容性负载处的电荷量；采样和保持电路，被配置为从电容性负载接收电荷量并且保持电荷量；以及电压控制延迟线，被配置为基于从采样和保持电路接收的电荷量来选择延迟量。延迟锁相环的至少一个参数被配置为使得通过调整延迟单元的延迟量和/或耦合到延迟单元的电流量来获得延迟单元的期望泵电流比。本发明的实施例还提供了一种配置延迟单元的泵电流比的方法。

技术领域

本发明的实施例涉及延迟锁相环以及配置延迟单元的泵电流比的方法。

背景技术

芯片级时钟偏移的管理通常是通过仔细的集成电路(IC)器件布局来处理。之所以会出现时钟偏移，例如是因为必须使用板迹线、连接件、背板以及芯片级输入时钟驱动器焊盘和片上互连来在整个系统中分配时钟。有几种可用的技术，包括缓冲树、时钟网格和时钟树综合方法。缓冲树通常用于FPGA器件，因为寄存器时钟多路复用器输入引脚会产生固定的常规负载。时钟树综合在ASIC设计中很受欢迎，因为它可以优化性能、功耗和面积。随着越来越快的技术的出现，有必要使用锁相环(PLL)和延迟锁相环(DLL)电路来最大程度地减少偏移。表现出显著延迟的元件可以被放置在反馈回路的内部，使得有效延迟可以被最小化或为零。

延迟锁相环(DLL)是用于同步时钟的常用电路。DLL的工作原理是在输入时钟和反馈时钟之间插入延迟直到两个上升沿对齐，然后将两个时钟异相360°(这意味着它们同相，但延迟了一个时钟周期时间)。输入时钟的边沿与反馈时钟的边沿对齐后，DLL“锁定”。只要在DLL锁定之后才对电路进行评估，两个时钟的相位就没有明显的区别。传统的延迟锁相环(DLL)包括鉴相器(PD)、电荷泵(CP)、环路滤波器(LP)和电压控制延迟线。PD通常检测输入时钟和输出时钟之间的相位偏移。CP和LP通常将输入时钟和输出时钟之间的相位误差转换为电压域，并利用电压域通过电压控制延迟线(VCDL)选择延迟时间。VCDL可以调整从输入时钟到输出时钟的延迟时间，以使总延迟时间与输入时钟的周期相同。当DLL被锁定时，从输入时钟到输出时钟的整个VCDL延迟时间等于输入时钟的周期。如果要产生所需的相位偏移Δθ(其中Δθ与输入时钟的比例为比率M)，则VCDL的总延迟线阶级等于M。如果要调整比率M，则可以使用多路复用器以选择用于所需的时钟输出的M阶级输出。然而，增加的电路硬件(诸如多路复用器)趋于复杂，并经常引入额外的延迟。因此，从输入时钟到输出时钟的总延迟时间可以等于M×Δθ+T_dmux，其中T_dmux等于多路复用器的总延迟。然而，难以表征多路复用器的延迟时间以及这种多路复用器如何影响相位偏移Δθ精度。

而且，电压控制延迟线的ΔT出现在皮秒级，并且难以提供精确的测量。传统方法利用高分辨率时域闪存模数转换器(ADC)来测量微小的延迟时间差。然而，如果在此结构中一个或多个VCDL之间不匹配，则测量性能将下降。另外，常规方法经受高功耗问题。

发明内容

根据本发明的一个方面，提供了一种延迟锁相环，包括：相位检测器，被配置为检测第一时钟和第二时钟之间的相位差；电荷泵，被配置为基于由相位检测器提供的相位差，根据第一电荷量增加在电容性负载处的电荷量，并且根据第二电荷量减少在电容性负载处的电荷量；采样和保持电路，被配置为从电容性负载接收电荷量并且保持电荷量；以及电压控制延迟线，被配置为基于从采样和保持电路接收的电荷量来选择延迟量，其中，延迟锁相环的至少一个参数被配置为使得通过调整延迟单元的延迟量和/或耦合到延迟单元的电流量来获得延迟单元的期望泵电流比。

根据本发明的另一个方面，提供了一种配置延迟单元的泵电流比的方法，包括：从延迟单元获得第一泵电流比测量值；调整延迟单元的延迟时间以产生第二泵电流比测量值；以及调整耦合到延迟单元的电流量以产生第三泵电流比测量值，其中，第三泵电流比测量值基本上等于泵电流比设计目标。