[发明专利]三维存储器结构及其制备方法

说明书

本发明提供一种三维存储器结构及其制备方法，所述三维存储器结构包括第一半导体层；第二半导体层，设置于所述第一半导体层上；第一支撑结构，所述第一支撑结构贯穿所述第二半导体层，且所述第一支撑结构的位置与底部选择栅切槽和/或顶部选择栅切槽的位置相对应；栅堆叠结构，设置于所述第二半导体层上；垂直沟道结构，所述垂直沟道结构包括贯穿所述栅堆叠结构和所述第一支撑结构至所述第一半导体层内第一垂直沟道结构。利用本发明，在不影响器件存储容量的前提下，通过设置第一支撑结构可以加强三维存储器结构的应力，改善三维存储器结构的稳定性。

技术领域

本发明属于半导体设计及制造领域，特别是涉及三维存储器结构及其制备方法。

背景技术

芯片制作过程中，硅衬底(Si Substrate)作为制作芯片的载体，随着芯片层数的增加，需要用到更多的介质薄膜(其材质例如可以是四乙氧基硅烷TEOS，氮化钛SIN，多晶硅POLY)。以3D NAND为例，在3D NAND中的台阶区域SS，沟道结构CH，栅极间隙区域(GL Area)需要填充更多的介质，与此同时薄膜结构也会变得复杂，加上在制备过程中的退火处理时，薄膜会发生形变，硅衬底很难支撑薄膜应力导致的晶圆(Wafer)形变，最终导致晶圆发生弧形变形(Arcing)或者无法在机台中进行工艺步骤，这是因为每一个机台对晶圆弯曲(Waferbow)有限制(Limitation)。

在3D NAND中，栅极间隙GL会将整个堆叠结构的核心区GB和台阶区域SS切成小块，随着氮化物-氧化物薄膜(NO Film)的层数增加，结构会不稳定，同时由于工艺的限制，需要将沟道结构的底部沟道层(CH Bottom POLY)侧向引出，当底部的牺牲多晶硅被移除(SACPOLY Remove)之后，会加剧结构的不稳定。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构及其制备方法，用于解决现有技术中由于应力分布不均而导致三维存储器件的结构不稳定的技术问题。

为实现上述目的及其他相关目的，本发明提供一种三维存储器结构，所述三维存储器结构包括：

第一半导体层；

第二半导体层，设置于所述第一半导体层上；

第一支撑结构，所述第一支撑结构贯穿所述第二半导体层，且所述第一支撑结构的位置与底部选择栅切槽和/或顶部选择栅切槽的位置相对应；

栅堆叠结构，设置于所述第二半导体层上；

垂直沟道结构，所述垂直沟道结构包括贯穿所述栅堆叠结构和所述第一支撑结构至所述第一半导体层内第一垂直沟道结构。

在一可选实施例中，所述三维存储器结构还包括第三半导体层，所述第三半导体层设于所述第二半导体层与所述栅堆叠结构之间，所述第一支撑结构贯穿所述第三半导体层和所述第二半导体层。

在一可选实施例中，所述第一支撑结构依次贯穿所述第三半导体层和所述第二半导体层。

在一可选实施例中，在第二方向上，所述第一支撑结构的宽度大于所述垂直沟道结构的底部尺寸。

在一可选实施例中，在第二方向上，相间两行的所述垂直沟道结构的底部中心间距大于所述第一支撑结构的宽度。

在一可选实施例中，所述垂直沟道结构的沟道层的底端面和侧端面均与所述第二半导体层接触。

在一可选实施例中，所述栅堆叠结构包括底选择栅堆叠结构和存储栅堆叠结构，所述第一支撑结构依次贯穿所述底选择栅堆叠结构和所述第二半导体层。

在一可选实施例中，所述垂直沟道结构还包括贯穿所述栅堆叠结构至所述第二半导体层内的第二垂直沟道结构。

在一可选实施例中，所述第二垂直沟道结构的沟道层的底端面和侧端面均与所述第二半导体层接触。