[发明专利]一种RISC-V指令集余数指令的实现方法及系统

说明书

本发明涉及微处理器技术领域，具体涉及一种RISC‑V指令集余数指令的实现方法及系统，本发明对CPU乱序执行，指令从取指单元进入指令译码单元，进行指令译码；译码完成后的指令在重命名单元进行目的寄存器的重命名，同时对余数指令进行优化；若余数指令不满足优化条件时，重命名之后的指令进入保留站后，进入执行单元执行；执行完成后的指令通过重排序缓存提交，并释放在重命名阶段分配的除法指令编码缓存资源。本发明在重命名阶段通过增加余数指令加速单元实现余数指令的功能，当除法和余数指令配对出现时，通过余数指令的目的寄存器映射到除法指令写余数的物理寄存器，取到除法指令产生的余数，余数指令执行效率高。

技术领域

本发明涉及微处理器技术领域，具体涉及一种RISC-V指令集余数指令的实现方法及系统。

背景技术

微处理器经过50多年的发展，微处理器的架构伴随着半导体工艺经历了蓬勃的发展。从单核到物理多核及逻辑多核；从顺序执行到乱序执行；从单发射到多发射；尤其在服务器领域，不断的追求处理器的性能。随着数据中心和科学计算的要求越来越高，对除法及余数指令的性能要求也越高，同时指令中的除法和余数指令比重逐渐升高。除法和余数指令执行周期比较长，同时执行周期与数据相关，执行周期可变。这些因素对CPU的性能影响很大。

发明内容

针对现有技术的不足，本发明公开了一种RISC-V指令集余数指令的实现方法及系统，用于解决余数指令不能用除法指令的执行结果，每条余数指令需要在执行单元执行，然后得到余数，余数指令执行周期长，造成效率低的问题。

本发明通过以下技术方案予以实现：

第一方面，本发明公开一种RISC-V指令集余数指令的实现方法，包括以下步骤：

S1对CPU乱序执行，指令从取指单元进入指令译码单元，进行指令译码；

S2译码完成后的指令在重命名单元进行目的寄存器的重命名，同时对余数指令进行优化；

S3若余数指令不满足优化条件时，重命名之后的指令进入保留站后，进入执行单元执行；

S4执行完成后的指令通过重排序缓存提交，并释放在重命名阶段分配的除法指令编码缓存资源。

更进一步的，所述方法中，当除法和余数指令配对出现时，通过余数指令的目的寄存器映射到除法指令写余数的物理寄存器，取到除法指令产生的余数。

更进一步的，所述方法中，在重命名阶段出现余数指令时，检索余数指令加速单元中的除法指令编码缓存，如果除法指令的编码和余数指令的编码匹配成功，那么该条余数指令可以优化；

如果除法指令的编码和余数指令的编码没匹配成功，那么该条余数指需要到执行单元执行，计算得到余数。

更进一步的，所述方法中，判断余数指令匹配不成功的规则为：当连续不同类型的除法指令、连续不同类型的余数指令或者除法指令与余数指令不匹配；

当除法指令与余数指令判断为不匹配时，余数指令加速单元中的是否配对的域置为0。

更进一步的，所述方法中，当除法指令写入到除法指令编码缓存的时候，需要判断是否有空闲的entry，将除法指令的信息写到对应的entry；当余数指令的标识rem_val有效时，表示当前指令为余数指令，如果有效位valid有效，那么该条余数指令匹配成功。

更进一步的，所述方法中，除法指令在重命名阶段申请物理寄存器div_phy_quo和div_phy_rem，用于分别存放除法指令的商和余数，其中除法指令的div_phy_quo更新到除法指令目的寄存器重命名映射表RAT，div_phy_rem存放到除法指令编码缓存的写余数目的寄存器PHY_REG。