[发明专利]一种自调节模数转换器级间运放增益的数字反馈校准电路在审

专利信息
申请号: 202110064336.4 申请日: 2021-01-18
公开(公告)号: CN112821893A 公开(公告)日: 2021-05-18
发明(设计)人: 马元君;赵莉 申请(专利权)人: 南京德睿智芯电子科技有限公司
主分类号: H03M1/12 分类号: H03M1/12;H03M1/10
代理公司: 南京众联专利代理有限公司 32206 代理人: 刘趁新
地址: 211805 江苏省南京市*** 国省代码: 江苏;32
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摘要:
搜索关键词: 一种 调节 转换器 级间运放 增益 数字 反馈 校准 电路
【说明书】:

发明提出了一种自调节模数转换器级间运放增益的数字反馈校准电路,包括有数字域电路和模拟域电路,所述模拟域电路和数字域电路组成一个闭合环路系统,所述模拟域电路包括有主ADC、辅助ADC电路以及DAC,所述辅助ADC工作频率为主ADC工作频率的二十分之一,所述数字域电路包括有运放增益反馈控制模块,所述模拟域电路中的主ADC和辅助ADC电路输出模拟信号到运放增益反馈控制模块,所述运放增益反馈控制模块对运放增益进行收敛,本发明通过数字和模拟形成一个闭合的环路,在数字域通过算法电路实现输出一个可以控制模拟域运放增益的信号,这个信号自动控制增益的大小,通过这个闭合环路的校准,使模拟域的级间运放稳定在较高增益区间,从而降低增益误差。

技术领域

本发明涉及集成电路设计技术领域,具体涉及到一种自调节模数转换器级间运放增益的数字反馈校准电路。

背景技术

模数转换器即ADC(Analog to Digital Converter)为模数混合信号芯片,其内部同时存在数字电路和模拟电路,在ADC芯片设计时常因Pipeline ADC结构的优越性被广泛采纳,但因流水线结构中每一级都对运放有较高的要求,在工作环境恶劣的情况,运放如处于较低差工作状态下,将对ADC下一级的量化产生较大影响,这种现象在很大程度上决定了芯片的性能。如一个16bit的ADC芯片,第一级为3.5的AD进行量化时,当第一级的运算放大器的开环增益达到95dB则,第一级因运放增益导致的误差将低于0.5LSB,但当运算放大器的开环增益较低时,Pipeline ADC的后几级的量化将会达到上百LSB。目前高速ADC芯片被广泛应用在高速通信、雷达及自动化设备等电子系统中,由于工作在高频下、工艺偏差以及环境温度变化,运算放大器的高增益工作点将频繁发生变化,如何能保证运算放大器的最佳工作区间,直接影响到芯片的性能。因此,迫切的需要一种新的方案解决上述技术问题。

发明内容

发明目的:本发明的目的是针对目前技术中的不足,提供了一种自调节模数转换器级间运放增益的数字反馈校准电路,有效解决了现有技术中ADC芯片因级间运放的有限增益带来的量化信号增益误差。

技术方案:为实现上述目的,本发明提供了一种自调节模数转换器级间运放增益的数字反馈校准电路,其特征在于:包括有数字域电路和模拟域电路,所述模拟域电路和数字域电路组成一个闭合环路系统,所述模拟域电路包括有主ADC、辅助ADC电路以及DAC,所述辅助ADC工作频率为主ADC工作频率的二十分之一,所述数字域电路包括有运放增益反馈控制模块,所述模拟域电路中的主ADC和辅助ADC电路输出模拟信号到运放增益反馈控制模块,所述运放增益反馈控制模块对运放增益进行收敛。

作为本方案的一种改进,所述辅助ADC电路用于量化主ADC第一级与第二级级间运算放大器前的节点电压,当工作在较低时钟域下且量化精度较低时,进行求级间增益,将主ADC和辅助ADC不同量化值输入到数字域电路中。

作为本方案的一种改进,所述运放增益反馈控制模块包括有运放增益收敛模块,所述运放增益收敛模块通过分别量化运放前后2个点来求运算放大器增益大小,将第一级的余量值和辅助ADC的结点值,送入最小梯度下降算法电路中进行收敛运放增益。

作为本方案的一种改进,所述数字域电路还包括有增长趋势因子收敛模块,所述增长趋势因子收敛模块将当前增益值作为期望值,该值前几个周期的增益值作为样本值,通过样本值来预测期望值,引入增益增长趋势因子,即Gcur=Gpre*K,其中Gcur为当前增益值,Gpre为该值前几个周期的增益值,K为增益增长趋势因子。

作为本方案的一种改进,所述数字域电路还包括有增长趋势因子判断模块,所述增长趋势因子判断模块带入K(i+1)=K(i)-pre*(K(i)*Gpre-Gcur)收敛算法中,其中同时K(i)为当前增益增长趋势因子,K(i+1)为下一周期增益增长趋势因子;令Gcur=Gpre+Gpre*k,所以k+1=cur/pre,即K=k+1。

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