[发明专利]半导体装置

说明书

一种半导体装置包含第一半导体鳍、第二半导体鳍、多个第一源极/漏极特征部、多个第二源极/漏极特征部、第一栅极结构、第二栅极结构、第一垂直环绕式栅极晶体管及第二垂直环绕式栅极晶体管。第一半导体鳍及第二半导体鳍彼此相邻。第一源极/漏极特征部位于第一半导体鳍的相对侧上。第二源极/漏极特征部位于第二半导体鳍的相对侧上。第一栅极结构位于第一半导体鳍上。第二栅极结构位于第二半导体鳍上。第一垂直环绕式栅极晶体管位于第一源极/漏极特征部中的一者上。第二垂直环绕式栅极晶体管位于第二源极/漏极特征部中的一者上。

技术领域

本揭露的一些实施例是关于一种记忆体装置，特别是关于一种包含水平式场效晶体管及垂直式场效晶体管的记忆体装置。

背景技术

静态随机存取记忆体(“static random access memory，SRAM”)阵列通常用于在集成电路装置上进行储存。鳍式场效晶体管(finFET)技术的新进发展已经使得使用鳍式场效晶体管的先进静态随机存取记忆体单元成为可能。与具有在半导体基板的表面处形成的通道的现有平面金属氧化物半导体(MOS)晶体管相反，鳍式场效晶体管具有三维通道区域。在鳍式场效晶体管中，用于晶体管的通道形成于半导体材料的“鳍”的侧面上(且有时亦形成于其顶部上)。栅极(一般为多晶硅或金属栅极)延伸至鳍上方，且栅极介电质设置于栅极与鳍之间。鳍式场效晶体管通道区域的三维形状可在不增加硅面积的情况下增加栅极宽度，即使装置的总规模随着半导体制程的缩减栅极长度减小也是如此；从而以低硅面积成本提供合理的通道宽度特性。

发明内容

一种半导体装置包含：第一半导体鳍、第二半导体鳍、多个第一源极/漏极特征部、多个第二源极/漏极特征部、第一栅极结构、第二栅极结构、第一垂直环绕式栅极(vertical-gate-all-around，VGAA)晶体管及一第二垂直环绕式栅极晶体管。第一半导体鳍及第二半导体鳍彼此相邻。第一源极/漏极特征部位于第一半导体鳍的相对侧上。第二源极/漏极特征部位于第二半导体鳍的相对侧上。第一栅极结构位于第一半导体鳍上。第二栅极结构位于第二半导体鳍上。第一垂直环绕式栅极晶体管位于第一源极/漏极特征部中的其中一者上。第二垂直环绕式栅极晶体管位于第二源极/漏极特征部中的其中一者上。

附图说明

当结合附图阅读以下详细描述时，可最好地理解本揭露的态样。应注意，根据业内的标准惯例，各种特征部并未按比例绘制。事实上，为了讨论清楚起见，可任意增大或减小各种特征部的尺寸。

图1A是根据本揭露的一些实施例的记忆体单元的布局结构的立体图的示意图；

图1B是根据本揭露的一些实施例的无栅极结构及导电特征部的记忆体单元的布局结构的立体图的示意图；

图2是根据本揭露的一些实施例的记忆体装置的俯视图的示意图；

图3A至图19E例示根据本揭露的一些实施例在各个阶段制作记忆体单元的方法；

图20A及图20B是根据本揭露的一些实施例的记忆体单元的剖面图；

图21A是根据本揭露的一些实施例的记忆体单元的俯视图；

图21B是沿图21A中的线B-B截取的剖面图；

图21C是沿图21A中的线C-C截取的剖面图；

图21D是沿图21A中的线D-D截取的剖面图；

图21E是沿图21A中的线E-E截取的剖面图；

图22是根据本揭露的一些实施例的记忆体单元的俯视图；

图23A及图23B是根据本揭露的一些实施例的记忆体单元的剖面图；

图23C例示具有不同通道长度的记忆体单元的模拟读取静态杂讯边限(readstatic noise margin，RSNM)；