[发明专利]全数字锁相环系统及全数字锁相环的频率校准方法

说明书

本发明公开了一种全数字锁相环系统及全数字锁相环的频率校准方法，其中，全数字锁相环系统包括全数字锁相环，用于在校准阶段分别根据载波频率信号和晶体频率信号相应生成对应环路锁定时的第一控制码和第二控制码，以及在正常工作阶段根据晶体频率信号和第二频率放大倍数生成目标输出频率信号；校准单元，用于根据第一控制码和第二控制码对第一频率放大倍数进行校准，生成第二频率放大倍数。该全数字锁相环系统及全数字锁相环的频率校准方法能够跟踪晶体频率，输出符合系统要求的频率信号，降低了在载波受干扰或者无载波时全数字锁相环输出的频率精度下降的风险。

技术领域

本发明涉及电子信息技术领域，具体涉及一种全数字锁相环系统及全数字锁相环的频率校准方法。

背景技术

近十几年来，无线射频芯片市场火爆，加上CMOS制造工艺不断进步，数字技术在射频芯片中发挥着越来越大的作用。即越来越多的电路将由数字电路来实现。因为这样可以减小芯片的面积，缩小成本，还可以增强射频芯片的可配置性和工艺移植性。在整个射频芯片中，最早由数字电路代替原来的模拟电路的是收发机中的锁相环。通常，在射频应用中，对锁相环输出频率的精度，频率的范围要求比较高，这对由数字电路实现的锁相环是一个很大的挑战。

随着个人无线通信方式的不断拓展，新推出的移动电子终端，尤其是手机变得越来越强大，功能越来越丰富，其中Near-field-communication(以下简称NFC)功能的市场前景非常广泛。

NFC是一种近距离无线通信技术。使用了NFC技术的设备可以在彼此靠近的情况下进行数据交换，例如刷公交卡，给公交卡充值，商场的小额支付业务等，使人们的日常生活变得又安全又快捷。

NFC芯片工作时要求数字锁相环(Digital Phase-Locked Loop，简称DPLL)输出的频率信号与载波信号相位相同，频率相同，提供给收发机电路进行调制解调。所以数字锁相环工作时会跟踪载波频率信号，来输出一个系统要求的频率信号。但是在某些场合下，例如芯片发射大功率信号时，这个载波信号会被干扰，还有些场合下，会暂时无载波信号，这些情况都会导致数字锁相环不能很好的提供系统要求的频率信号。

因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

发明内容

为了解决上述技术问题，本发明提供了一种全数字锁相环(All Digital Phase-Locked Loop，简称ADPLL)系统及全数字锁相环的频率校准方法，能够跟踪晶体频率，输出符合系统要求的频率信号，降低了在载波受干扰或者无载波时全数字锁相环输出的频率精度下降的风险，且成本较低，易实现。

根据本公开第一方面，提供了一种全数字锁相环系统，包括：全数字锁相环，包括数字振荡器，用于在校准阶段分别根据载波频率信号和晶体频率信号相应生成对应环路锁定时的第一控制码和第二控制码，以及在正常工作阶段根据晶体频率信号和第二频率放大倍数生成目标输出频率信号；校准单元，与全数字锁相环连接，用于根据第一控制码和第二控制码对第一频率放大倍数进行校准，生成第二频率放大倍数，其中，第一频率放大倍数为目标输出频率信号对应的频率值与载波频率信号对应的频率值的比值。

可选地，全数字锁相环系统还包括：第一分频器，与全数字锁相环连接，用于根据系统要求对目标输出频率信号进行分频，产生系统时钟信号。

可选地，全数字锁相环系统还包括：第一频率产生单元，用于提供载波频率信号；第二频率产生单元，用于提供晶体频率信号。

可选地，全数字锁相环系统还包括：选择单元，第一输入端与第一频率产生单元连接，第二输入端与第二频率产生单元连接，输出端与全数字锁相环连接，用于将载波频率信号和晶体频率信号分时的提供至全数字锁相环。