[发明专利]半导体封装装置及其制造方法

说明书

本公开涉及半导体封装装置及其制造方法。该半导体封装装置包括第一芯片和线路层；第一芯片位于线路层上，第一芯片的主动表面朝向线路层；半导体封装装置定义应力中性区，第一芯片的主动表面的边角靠近应力中性区。该半导体封装装置降低了第一芯片的应力集中点所受的应力，进而降低了第一芯片的边角对周围材料(例如封装材)的挤压作用，避免了相应的结构断裂，有利于提高产品良率。

技术领域

本公开涉及半导体封装装置技术领域，具体涉及半导体封装装置及其制造方法。

背景技术

FOCoS(Fan Out Chip on Substrate，扇出型基板上芯片)封装技术通过在典型球栅阵列基板上使用扇出复合芯片来实现。它可提供的解决方案成本较低，实践中比硅中介层结构具有更好的电气和热性能。

在FOCoS封装结构中，由于不同材料的热膨胀系统不同，在温度变化时形变大小不同，使得封装结构发生翘曲并在内部产生应力。现有的FOCoS封装结构存在因应力导致结构断裂，引起产品良率下降的问题。

发明内容

本公开提供了半导体封装装置及其制造方法。

第一方面，本公开提供了一种半导体封装装置，包括第一芯片和线路层；

所述第一芯片位于所述线路层上，所述第一芯片的主动表面朝向所述线路层；

所述半导体封装装置定义有应力中性区，所述第一芯片的主动表面的边角靠近所述应力中性区。

在一些可选的实施方式中，所述半导体封装装置还包括包覆所述第一芯片的封装材。

在一些可选的实施方式中，所述应力中性区与所述半导体封装装置的底面的距离通过以下式(1)确定：

C＝A·[E₁(v₁+y·s)+E₂(v₂-y·s)] 式(1)

其中，C为所述应力中性区与所述半导体封装装置的底面的距离，A为预设常数，E₁为所述第一扇出层的杨氏系数，E₂为所述封装材的杨氏系数，s为所述第一扇出层的面积，y为所述第一扇出层的厚度，v₁为所述第一扇出层与所述半导体封装装置的体积比，v₂为所述封装材与所述半导体封装装置的体积比。

在一些可选的实施方式中，所述线路层包括主扇出层和位于所述主扇出层上的第一扇出层，所述第一扇出层的上表面相比于所述主扇出层的上表面更靠近所述应力中性区,所述第一芯片位于所述主第一扇出层上。

在一些可选的实施方式中，所述第二芯片位于所述主扇出层上。

在一些可选的实施方式中，所述半导体封装装置还包括位于所述主扇出层上的第二扇出层，所述第二扇出层和所述第一扇出层位于所述主扇出层的同侧，所述第二芯片位于所述第二扇出层上。

在一些可选的实施方式中，所述第二芯片的主动表面的边角靠近所述应力中性区。

在一些可选的实施方式中，所述应力中性区位于所述半导体封装装置在厚度方向上的中间位置附近。

在一些可选的实施方式中，所述半导体封装装置还包括位于所述线路层上的第二芯片。

在一些可选的实施方式中，所述第二芯片的主动表面的边角靠近所述应力中性区。

在一些可选的实施方式中，所述第一芯片为高带宽存储器芯片，所述第二芯片为专用集成电路芯片。

在一些可选的实施方式中，所述线路层包括至少两个介电层，在所述至少两个介电层中，至少一个所述介电层与其他所述介电层的厚度不同。