[发明专利]半导体装置的制造方法

说明书

提供半导体装置的制造方法，用于形成无阻障互连层的方法及结构，包含将设置于基底上方的金属层图案化，以形成图案化金属层，图案化金属层包含一个或多个沟槽。在一些实施例中，此方法还包含在一个或多个沟槽中选择性沉积阻障层于图案化金属层的金属表面上。在一些范例中，在选择性沉积阻障层之后，在一个或多个沟槽中沉积介电层。之后，可移除选择性沉积的阻障层，以在图案化金属层与介电层之间形成空气间隙。

技术领域

本公开实施例涉及半导体技术，且特别是涉及半导体装置及其制造方法。

背景技术

电子产业对越来越小且更快的半导体装置的需求不断增长，这些半导体装置同时能够支持越来越多越趋复杂且精密的功能。因此，在半导体产业中，制造低成本、高效能及低功率的集成电路(integrated circuits，ICs)为持续的趋势。迄今为止，通过将半导体集成电路尺寸(例如最小部件尺寸)微缩化，在很大程度上已实现了这些目标，并进而改善生产效率及降低相关成本。然而，此元件尺寸微缩化也增加了半导体制造过程的复杂性。因此，半导体集成电路和装置单元的持续发展的实现要求半导体制造过程和技术也要有类似的进步。

仅作为一范例，形成高品质互连结构(包含可靠的金属线和导通孔)已被证明具挑战性。特别来说，随着集成电路尺寸的微缩化，金属互连层的层厚度(例如金属介电质及阻障层厚度)、寄生电阻和电容(及相关联的电阻电容延迟)的对应缩减已成为关键议题。举例来说，在一些现有的金属化技术中，金属化之后留有的扩散阻障层(例如TaN)可导致电阻增加。此外，此扩散阻障层可具有高介电常数，且一般围绕金属线，且导致电容增加。再者，在沉积金属间介电(inter-metal dielectric，IMD)层之后，至少一些现有技术需要化学机械研磨(chemical mechanical polishing，CMP)制程。特别对金属间介电层来说，化学机械研磨可为昂贵的制程，金属间介电层一般比用于金属化的金属更硬。

因此，现有技术已被证明并非在所有方面都完全令人满意。

发明内容

在一些实施例中，提供半导体装置的制造方法，此方法包含将设置于基底上方的金属层图案化，以形成图案化金属层，图案化金属层包含沟槽。在一些实施例中，此方法还包含在沟槽中选择性沉积阻障层于图案化金属层的金属表面上。在一些范例中，在选择性沉积阻障层之后，在沟槽中沉积介电层。之后，可移除选择性沉积的阻障层，以在图案化金属层与介电层之间形成空气间隙。

在一些其他实施例中，提供半导体装置的制造方法，此方法包含形成多层级互连网络的一部分，多层级互连网络包含第一金属区和第二金属区，其中第一金属区与第二金属区通过沟槽隔开，其中第一金属区的第一侧定义第一沟槽侧壁，且其中第二金属区的第二侧定义与第一沟槽侧壁相对的第二沟槽侧壁；在第一沟槽侧壁和第二沟槽侧壁上沉积有机间隔层，其中位于第一沟槽侧壁与第二沟槽侧壁之间的沟槽底表面大致不含有机间隔层；在沉积有机间隔层之后，在沟槽中及沟槽底表面上方形成金属间介电层；以及在形成金属间介电层之后，蚀刻有机间隔层，以形成将第一沟槽侧壁和金属间介电层隔开的第一空气间隙及将第二沟槽侧壁和金属间介电层隔开的第二空气间隙。

在另外一些实施例中，提供半导体装置，半导体装置包含基底，包含半导体装置；金属互连层，设置于基底上方，且包含设置于多个介电层区之间的多个金属区，其中每个金属区与相邻的介电层区通过空气间隙隔开，且其中金属互连层提供与半导体装置的电性连接；以及触媒层，设置于基底与每个介电层区之间。

附图说明

根据以下的详细说明并配合所附图示可以更加理解本公开实施例。应注意的是，根据本产业的标准惯例，图示中的各种部件(feature)并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。

图1为依据一些实施例的形成无阻障互连层的方法的流程图。

图2、图3、图4、图5、图6、图7、图8、图9和图10提供依据图1的方法，在制造及加工的中间阶段的装置的剖面示意图。