[发明专利]位线两侧气隙及半导体结构的制造方法

说明书

本申请涉及半导体制造领域，具体公开了一种位线两侧气隙及半导体装置的制造方法，包括以下步骤：在半导体衬底上形成多条位线；在每条位线的两侧形成上部开口的气隙；采用物理气相沉积工艺形成盖帽层，以封闭所述上部开口。本申请采用台阶覆盖性较差的物理气相沉积工艺形成盖帽层，避免气隙尺寸的减小，抑制了寄生电容的产生，提高了器件的性能。

技术领域

本申请涉及半导体制造领域，具体公开了一种位线两侧气隙及半导体结构的制造方法。

背景技术

一般来说，半导体中多个位线之间隔着绝缘层，随着芯片集成度变高，位线之间的隔离距离越来越近。因此，在位线之间，容易形成寄生电容，随着这种寄生电容的增加，半导体器件的动作速度变慢，数据刷新的特性变差。

为了减少这种寄生电容，有一种方法是降低绝缘层的介电率，在半导体结构中一般使用的绝缘层材料有硅氧化物和硅氮化物，硅氧化物的介电率约为4，硅氮化物的介电率约为7，但是上述两种材料的介电率还是比较高，因此减少寄生电容的能力有限。为了减少寄生电容，目前通常使用氮化物-氧化物-氮化物的绝缘结构，为了进一步改善，近年来将介电率比较低的气隙应用到上述绝缘结构中，即形成氮化物-气隙-氮化物的结构，但是在形成气隙时，考虑到台阶覆盖，通常采用CVD的方式在上部沉积形成盖帽层，如图1-4所示，具体步骤如下：形成位线10’之后，以LPCVD或ALD的方式沉积氮化物11’、牺牲层12’(一般为氧化物)以及氮化物13’，之后进行刻蚀，露出牺牲层12’的上部，再将牺牲层12’洗掉，形成气隙14’，之后再采用CVD的工艺沉积盖帽层15’，将露出的气隙14’上部盖住。但是在CVD进行时，膜层物质会渗进气隙14’两侧的侧壁，进而导致气隙14’尺寸的减小，无法实现减少寄生电容的目的。

发明内容

本申请至少在一定程度上解决相关技术中的上述技术问题。为此，本申请提出一种位线两侧气隙及半导体结构的制造方法，以解决上述至少一个技术问题。

为了实现上述目的，本申请第一方面提供了一种位线两侧气隙的制造方法，包括以下步骤：

在半导体衬底上形成多条位线；

在每条位线的两侧形成上部开口的气隙；

采用物理气相沉积工艺形成盖帽层，以封闭所述上部开口。

本申请第二方面提供了一种半导体结构的制造方法，包括如上所述的位线两侧气隙的制造方法。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1示出了露出牺牲层的上部后的结构示意图；

图2示出了在图1上去除牺牲层后的结构示意图；

图3示出了在图2上形成部分盖帽层后的结构示意图；

图4示出了在图3上形成剩余部分盖帽层后的结构示意图；

图5示出了本发明的一些实施例中在半导体衬底上形成位线后的结构示意图；

图6示出了在图5上形成第一氮化物层后的结构示意图；

图7示出了在图6上形成氧化层后的结构示意图；

图8示出了在图7上去除第一氮化物层水平方向上的氧化物层后的结构示意图；

图9示出了在图8上形成第二氮化物层后的结构示意图；

图10示出了在图9上去除水平方向上第二氮化物层后的结构示意图；

图11示出了在图10上去除氧化层后的结构示意图；