[发明专利]一种正离子掺杂工艺提高半导体器件击穿电压的结构及其制备方法

说明书

本发明提供了一种正离子掺杂工艺提高半导体器件击穿电压的结构及其制备方法，结构包括衬底，所述衬底上设有外延层，所述外延层包括由下至上设置的成核层、第一材料层、沟道层以及势垒层；所述势垒层上方设有源极和漏极，所述源极和漏极之间设有栅极；其中，所述沟道层内具有二维电子气，所述势垒层内具有离子掺杂区域，且所述离子掺杂区域位于栅极与漏极之间，靠近栅极一侧，所述离子掺杂区域中的掺杂离子为正离子。本发明通过在制作栅极、漏极以及源极之前在外延层内引入正离子掺杂区域，使得器件可以承受更高的漏极电压。最终器件的击穿电压得到提升，且器件的频率特性不会降低。

技术领域

本发明属于功率半导体技术领域，尤其是涉及一种正离子掺杂工艺提高半导体器件击穿电压的结构及其制备方法。

背景技术

GaN作为第三代宽禁带化合物半导体材料，具有禁带宽度大、击穿电压高、电子漂移速度快和抗辐射能力强等特点，AlGaN/GaN结构的HEMT器件具有耐高温、耐高压、良好的高频大功率等特性。AlGaN/GaN异质结具有较强的极化效应，即使在未掺杂时，器件也可获得高达1×10¹³cm^-2面密度的二维电子气。近年来，在现有AlGaN/GaN异质结构的基础上，如何进一步优化GaN HEMT器件结构和提升器件击穿电压成为研究的热点。

造成器件击穿的因素有多方面：

1、栅极边缘电场强度过高：当在AlGaN/GaN HEMT器件漏极施加较高电压时，沟道中的耗尽区会逐渐移动至漏极一侧。势垒层的极化正电荷引起的电场分布会集中指向栅极边缘，在边缘位置形成峰值电场。当电场强度超出器件的耐压能力时，器件容易发生击穿现象。

2、栅极泄漏电流：器件的表面的缺陷、沾污、悬挂键等容易形成表面态，其表面漂移点到现象造成栅极的泄漏电流。当栅极电压过高时，电子通过栅极峰值电场的边缘隧穿到栅源之间的表面态中，造成器件击穿。

为解决以上问题，通常在器件中设计场板，利用场板技术将峰值电场平坦化的分布于栅漏之间，以提高器件的击穿电压。但场板的引入会带来额外的电容，降低器件的频率特性。

发明内容

为解决上述问题，本发明提供了一种正离子掺杂工艺提高半导体器件击穿电压的结构及其制备方法。

为实现上述目的，本发明的技术方案为：

一种正离子掺杂工艺提高半导体器件击穿电压的结构，包括衬底，所述衬底上设有外延层，所述外延层包括由下至上设置的成核层、第一材料层、沟道层以及势垒层；所述势垒层上方设有源极和漏极，所述源极和漏极之间设有栅极；其中，

所述沟道层内具有二维电子气，所述势垒层内具有离子掺杂区域，且所述离子掺杂区域位于栅极与漏极之间，靠近栅极一侧，所述离子掺杂区域中的掺杂离子为正离子。

进一步的，所述势垒层包括第二材料层。

进一步的，所述势垒层还包括第三材料层，所述第三材料层位于沟道层与第二材料层之间，所述第三材料层的禁带宽度大于第二材料层。

进一步的，所述势垒层还包括第四材料层，所述第四材料层位于第二材料层上方。

进一步的，所述离子掺杂区域的宽度为栅极与漏极侧墙间距的1％～90％，高度为所述沟道层上表面至外延层上表面的长度。

一种正离子掺杂工艺提高半导体器件击穿电压的结构的制备方法，包括以下步骤：

在衬底上形成外延层，所述外延层包括由下至上堆叠而成的成核层、第一材料层、沟道层以及势垒层；

在势垒层内进行正离子掺杂形成离子掺杂区域；

对势垒层进行快速热处理，使掺杂的正离子分布均匀；

在外延层表面采用光刻和蒸发工艺形成源极和漏极；