[发明专利]一种FPGA与DSP架构下以太网升级DSP程序方法

权利要求书

1.一种FPGA与DSP架构下以太网升级DSP程序方法，其特征在于，应用于一种FPGA与DSP架构下以太网升级DSP程序系统，所述系统包括上位机、FPGA芯片、DSP芯片，所述上位机通过以太网接口与所述FPGA芯片连接，所述DSP芯片通过EMIF总线与所述FPGA芯片连接，所述方法包括：

所述上位机生成并发送DSP升级信息至所述FPGA芯片，所述FPGA芯片将获取到的所述DSP升级信息存储至所述FPGA芯片对应的DDR存储器中；

在所有所述DSP升级信息均存储至所述DDR存储器内后，所述DSP芯片向所述FPGA芯片发送数据读取请求指令；

所述FPGA芯片响应所述数据读取请求指令，并通过所述FPGA芯片内部的FIFO依次读取并发送所述DSP升级信息至所述DSP芯片的存储FLASH中；

在所有所述DSP升级信息均写入所述存储FLASH后，所述DSP芯片基于所述DSP升级信息进行升级。

2.根据权利要求1所述的方法，其特征在于，所述上位机生成并发送DSP升级信息至所述FPGA芯片，所述FPGA芯片将获取到的所述DSP升级信息存储至所述FPGA芯片对应的DDR存储器中，包括：

所述上位机生成DSP升级数据，并对所述DSP升级数据进行打包封装，得到DSP升级信息；

所述上位机基于TCP/IP协议将所述DSP升级信息按照第一预设传输长度依次从以太网传输至所述FPGA芯片；

所述FPGA芯片接收到所述DSP升级信息后，将所述DSP升级信息存储至所述FPGA芯片对应的DDR存储器中。

3.根据权利要求2所述的方法，其特征在于，所述FPGA芯片接收到所述DSP升级信息后，将所述DSP升级信息存储至所述FPGA芯片对应的DDR存储器中之后，还包括：

所述FPGA芯片将基于帧头以及长度对所述DSP升级信息进行CRC校验，得到CRC计算校验值，并判断所述CRC计算校验值与所述DSP升级信息中的CRC预存校验值是否一致；

若不一致，则通过以太网接口向所述上位机发送报错信息，所述报错信息用以控制所述上位机再次进行DSP升级信息发送工作；

若一致，则执行后续步骤。

4.根据权利要求1所述的方法，其特征在于，所述在所有所述DSP升级信息均存储至所述DDR存储器内后，所述DSP芯片向所述FPGA芯片发送数据读取请求指令，包括：

在所有所述DSP升级信息均存储至所述DDR存储器内后，所述FPGA芯片将内部寄存器标志从置0初始状态切换为置1状态；

当所述DSP芯片检测到所述寄存器标志为置1状态时，所述DSP芯片通过EMIF总线向所述FPGA芯片发送数据读取请求指令。

5.根据权利要求1所述的方法，其特征在于，所述FPGA芯片响应所述数据读取请求指令，并通过所述FPGA芯片内部的FIFO依次读取并发送所述DSP升级信息至所述DSP芯片的存储FLASH中，包括：

所述FPGA芯片响应所述数据读取请求指令，从所述DDR存储器中读取第二预设长度的所述DSP升级信息至FIFO中，并将数据准备标志从置0初始状态切换为置1状态；

所述DSP芯片检测到所述数据准备标志为置1状态时，从所述FIFO对应地址中读取并写入所述第二预设长度的所述DSP升级信息至存储FLASH，并将读取完毕标志从置0初始状态切换为置1状态；

所述FPGA芯片检测到所述读取完毕标志为置1状态时，删除所述FIFO中存储的所述DSP信息并将所述数据准备标志与所述读取完毕标志均切换为置0初始状态，重复执行所述从所述DDR存储器中读取第二预设长度的所述DSP升级信息至FIFO中的步骤直至所有所述DSP信息写入所述存储FLASH中。