[发明专利]同步电路、数据处理芯片及雷达

权利要求书

1.一种同步电路，配置为接收TDC异步输出的数据信号并将所述数据信号同步输出，其特征在于，包括：

同步模块，其包括第一组存储器，所述第一组存储器包括若干个存储器，所述同步模块基于所述TDC产生的第一触发信号而将所述数据信号循环地输入到所述第一组存储器中的相应存储器，所述第一触发信号的频率为第一频率，以及控制所述第一组存储器以第二频率输出所述数据信号，所述第二频率小于所述第一频率；

先进先出模块，其包括第二组存储器，用于写入所述第一组存储器输出的数据信号；

所述第一组存储器中存储器的个数为x，与所述TDC连接的光电探测器的个数为y，其中，x和y均为正整数，并且x≥y。

2.根据权利要求1所述的同步电路，其特征在于，包括格雷码计数器，其输入端接收所述第一触发信号，并且适于基于所述第一触发信号而产生格雷码，所述同步模块包括控制逻辑模块，其输入端连接所述格雷码计数器而输出端连接所述第一组存储器，并且适于接收所述格雷码而产生第一控制信号以循环地选通所述第一组存储器中的相应存储器以将所述数据信号写入其中。

3.根据权利要求2所述的同步电路，其特征在于，如果所述第一组存储器中存储器的个数小于2的M次方而不小于2的M-1次方，则所述格雷码的位数等于M；如果所述第一组存储器中存储器的个数等于2的M次方，则所述格雷码的位数等于M+1。

4.根据权利要求2所述的同步电路，其特征在于，所述控制逻辑模块适于将所述格雷码转换成独热码，并且基于所述独热码产生第一控制信号。

5.根据权利要求4所述的同步电路，其特征在于，所述独热码的位数与所述第一组存储器中依次排列的存储器一一对应，所述独热码中某一位为1而其余位为0，其中为1的位所对应的存储器选通。

6.根据权利要求5所述的同步电路，其特征在于，所述格雷码计数器的每一次计数使得所述独热码中的1向后移动一位或者自最后一位移动至第一位。

7.根据权利要求1所述的同步电路，其特征在于，所述同步模块包括延迟模块，其输入端接收所述第一触发信号而输出端连接第一组开关的输入端，并且适于使所述第一触发信号延时而产生第二触发信号，其中，所述第一组开关适于选通所述第一组存储器中的相应存储器以写入所述数据信号。

8.根据权利要求1所述的同步电路，其特征在于，所述第二组存储器包括多个集合，每个集合包括一个或者若干个依次连接以传输所述数据信号的存储器，并且每个集合的输入端与所述第一组存储器的输出端一一对应，以写入所述第一组存储器输出的数据信号。

9.根据权利要求8所述的同步电路，其特征在于，包括格雷码计数器，所述先进先出模块包括写入控制模块，其输出端连接所述第二组存储器，并且适于接收所述格雷码计数器输出的格雷码而产生第二控制信号，选通相应的集合以将所述第一组存储器输出的数据信号写入其中。

10.根据权利要求9所述的同步电路，其特征在于，所述写入控制模块适于以第二频率对所述格雷码计数器进行采样，基于当次采样信号和前次采样信号确定当次所述第一组存储器写入数据信号的写入地址、以及控制所述第二组存储器中与所述写入地址对应的存储器写入所述第一组存储器输出的数据信号。

11.根据权利要求10所述的同步电路，其特征在于，所述先进先出模块的写入时钟信号的频率为所述第二频率。

12.根据权利要求10或11所述的同步电路，其特征在于，所述先进先出模块包括均连接于所述格雷码计数器的二个采样器，其适于以第二频率从所述格雷码计数器分别获取当前一拍格雷码和上一拍格雷码，所述写入控制模块适于基于所述当前一拍格雷码和所述上一拍格雷码的差确定所述第一组存储器中写入数据信号的写入地址并且产生所述第二控制信号以控制与所述写入地址对应的、所述第二组存储器中相应存储器的选通。