[发明专利]包括垂直堆叠的有源SOI器件的带隙基准电路

权利要求书

1.一种带隙基准电路，包括：

第一垂直堆叠结构和第二垂直堆叠结构，所述第一垂直堆叠结构和所述第二垂直堆叠结构各自包括：

P型衬底；

P阱区，其位于所述P型衬底内；

N型势垒区，其位于所述P型衬底和所述P阱区之间，所述P阱区和所述N型势垒区形成PN结；

场效应晶体管(FET)，其位于所述P阱区上方，通过掩埋绝缘体层而与所述P阱区分隔开，所述P阱区形成所述FET的背栅；以及

第一电压源，其耦接到所述P阱并向在所述P阱区和所述N型势垒区之间的所述PN结处形成的二极管施加正向偏置。

2.根据权利要求1所述的带隙基准电路，其中，第一电压源向在所述P阱区和所述N型势垒区之间的所述PN结处形成的二极管施加正向偏置。

3.根据权利要求2所述的带隙基准电路，其中，所述第一电压源同时偏置所述FET的所述背栅。

4.根据权利要求2所述的带隙基准电路，还包括：

第二电压源，其耦接到所述N型势垒区并向在所述P型衬底和所述N型势垒区之间形成的PN结施加反向偏置；以及

第三电压源，其耦接到所述P型衬底并向在所述P型衬底和所述N型势垒区之间形成的所述PN结施加反向偏置。

5.根据权利要求1所述的带隙基准电路，其中，所述N型势垒区和所述P型衬底接地。

6.根据权利要求1所述的带隙基准电路，其中，所述第一垂直堆叠结构中的所述FET和所述第二垂直堆叠结构中的所述FET形成电流镜。

7.根据权利要求1所述的带隙基准电路，其中，所述第一垂直堆叠结构和所述第二垂直堆叠结构的每一个中的所述FET包括源极、漏极和栅极，并且其中，所述带隙基准电路还包括运算放大器，所述运算放大器具有耦接到所述第一垂直堆叠结构和所述第二垂直堆叠结构的每一个中的所述FET的所述栅极的输出。

8.根据权利要求7所述的带隙基准电路，其中，所述运算放大器包括耦接到第一节点的第一输入和耦接到第二节点的第二输入，其中，所述第一节点耦接到所述第一垂直堆叠结构中的所述FET的背栅。

9.根据权利要求8所述的带隙基准电路，其中，所述带隙基准电路还包括：

第一电阻器，其耦接在所述第二节点和所述第二垂直堆叠结构中的所述FET的所述背栅之间；

第二电阻器，其耦接在所述第二节点和所述第二垂直堆叠结构中的所述FET的所述漏极之间；以及

第三电阻器，其耦接在所述第一节点和所述第一垂直堆叠结构中的所述FET的漏极之间。

10.根据权利要求9所述的带隙基准电路，其中，所述第一电阻器两端的电压是与绝对温度成比例的(PTAT)电压，并且其中，在所述第一堆叠器件和所述第二堆叠器件的每一个中的所述P阱区和所述N型势垒区之间的所述PN结处形成的所述二极管两端的电压是与绝对温度互补的(CTAT)电压。

11.根据权利要求10所述的带隙基准电路，还包括连接到所述第二电阻器和所述第三电阻器的输出节点，所述输出节点输出基准电压。

12.根据权利要求7所述的带隙基准电路，其中，所述第一垂直堆叠结构和所述第二垂直堆叠结构的每一个中的所述FET的所述源极耦接到电源电压。