[发明专利]半导体器件和制造该半导体器件的方法

说明书

公开了一种半导体器件和制造该半导体器件的方法。该半导体器件包括衬底，该衬底包括具有第一沟槽的第一区域和具有第二沟槽的第二区域。第一掩埋绝缘层图案设置在第一沟槽中。第二沟槽包括依次堆叠在其中的第一掩埋绝缘层图案、第二掩埋绝缘层图案和第三掩埋绝缘层图案。第一缓冲绝缘层设置在第一区域和第二区域中的衬底上并具有平坦的上表面。第二缓冲绝缘层设置在第一缓冲绝缘层上。位线结构设置在第一区域和第二区域上。位线结构的第一部分设置在第二缓冲绝缘层上并具有平坦的下表面。位线结构的第二部分直接接触第一区域中的衬底的表面。

技术领域

本发明构思涉及半导体器件和制造该半导体器件的方法。更具体地，本发明构思涉及动态随机存取存储(DRAM)器件和制造该DRAM器件的方法。

背景技术

随着DRAM器件的集成度提高，存储单元的操作特性可以取决于衬底上的层的表面的一致性和/或形态而改变。当层的表面不一致时，可能发生形成在层上的图案的缺陷。

发明内容

示例性实施方式提供了具有改善的特性的半导体器件。

示例性实施方式提供了制造具有改善的特性的半导体器件的方法。

根据本发明构思的示例性实施方式，一种半导体器件包括衬底，该衬底包括具有第一沟槽的第一区域和具有第二沟槽的第二区域。第一掩埋绝缘层图案设置在第一沟槽中。第一掩埋绝缘层图案、第二掩埋绝缘层图案和第三掩埋绝缘层图案依次堆叠在第二沟槽中。第一缓冲绝缘层设置在第一区域和第二区域中的衬底上，并具有平坦的上表面。第二缓冲绝缘层设置在第一缓冲绝缘层上。位线结构设置在第一区域和第二区域上。位线结构的第一部分设置在第二缓冲绝缘层上，并具有平坦的下表面。位线结构的第二部分直接接触第一区域中的衬底的表面。

根据本发明构思的示例性实施方式，一种半导体器件包括衬底，该衬底包括具有第一沟槽和栅极沟槽的第一区域以及具有第二沟槽的第二区域。第一掩埋绝缘层图案设置在第一沟槽中。第一掩埋绝缘层图案、第二掩埋绝缘层图案和第三掩埋绝缘层图案依次堆叠在第二沟槽中。第一缓冲绝缘层设置在第一区域和第二区域中的衬底上，第一缓冲绝缘层具有平坦的上表面。第二缓冲绝缘层设置在第一缓冲绝缘层上。栅极结构设置在栅极沟槽中。位线结构设置在第一区域和第二区域上。位线结构从第一区域延伸到第二区域。位线结构的第一部分设置在第二缓冲绝缘层上，并且位线结构的第一部分具有平坦的下表面。位线结构的第二部分直接接触第一区域中的衬底的表面。设置在第二区域上的位线结构具有平坦的上表面和平坦的下表面。

根据本发明构思的示例性实施方式，一种制造半导体器件的方法包括蚀刻包括第一区域和第二区域的衬底以在第一区域中形成第一沟槽并在第二区域中形成第二沟槽。在第一沟槽中形成第一掩埋绝缘层图案。在第二沟槽中依次堆叠第一掩埋绝缘层图案、第二掩埋绝缘层图案和第三掩埋绝缘层图案。在第一区域和第二区域中的衬底上形成第一缓冲绝缘层。第一缓冲绝缘层具有平坦的上表面。在第一缓冲绝缘层上形成第二缓冲绝缘层。在第一区域和第二区域上形成位线结构。位线结构的第一部分形成在第二缓冲绝缘层上，并且位线结构的第一部分具有平坦的下表面。

在本发明构思的示例性实施方式中，衬底上的层的表面可以是平坦的，使得形成在该层上的结构和/或图案可以一致地形成在整个衬底上。此外，衬底上的该层的表面可以在存储单元区域的边缘部分处没有突起。因此，可以减少由于边缘部分处的突起导致的位线结构的切割缺陷。

附图说明

本发明构思的示例性实施方式将由以下结合附图的详细描述被更清楚地理解。图1至图16和图18至图24展示如在此描述的非限制性的示例性实施方式，图17展示比较例。

图1、图3-10、图12-16、图18-19和图21-22是示出根据本发明构思的示例性实施方式的制造半导体器件的方法的截面图。

图17是示出制造半导体器件的方法的比较例的截面图。