[发明专利]错误校正解码器、具有其的错误校正电路及操作其的方法

权利要求书

1.一种错误校正解码器，包括：

计算器，通过对第一码字执行迭代解码操作来输出错误校正消息；

校正子生成器，通过计算所述错误校正消息和奇偶校验矩阵来生成校正子，并且输出迭代数量和未满足校验节点UCN值，所述迭代数量表示已经执行所述迭代解码操作的次数，所述UCN值表示所述校正子中的未满足校验节点的数量；以及

速度选择器，根据所述迭代数量和所述UCN值来输出用于控制所述迭代解码操作的速度的速度代码，

其中所述计算器基于所述速度代码来改变所述迭代解码操作的速度，并且当输入第二码字时，以改变后的速度执行所述迭代解码操作。

2.根据权利要求1所述的错误校正解码器，其中所述计算器包括：

矩阵计算器，使用所述第一码字和所述奇偶校验矩阵来执行包括多个计算操作的所述迭代解码操作；

时钟控制器，响应于所述速度代码中包括的第一速度代码来控制时钟，以该时钟将执行所述迭代解码操作；以及

位控制器，响应于所述速度代码中包括的第二速度代码来控制所述迭代解码操作的每个循环将处理的位数量。

3. 根据权利要求1所述的错误校正解码器，其中所述校正子生成器包括：

校正子解码器，通过计算所述错误校正消息和所述奇偶校验矩阵来生成所述校正子，当在所述校正子中未检测到未满足校验节点时输出最终消息，当在所述校正子中检测到至少一个未满足校验节点时输出失败信号；以及

计数器，当在所述迭代解码操作期间输出所述失败信号时，对未满足校验节点的数量和已经执行所述迭代解码操作的次数进行计数，以生成所述UCN值和所述迭代数量，并且输出所述UCN值和所述迭代数量。

4. 根据权利要求3所述的错误校正解码器，其中：

所述校正子解码器将所述失败信号传输到所述计算器，并且

所述计算器响应于所述失败信号而执行所述迭代解码操作的另一迭代。

5.根据权利要求2所述的错误校正解码器，其中所述速度选择器包括：

确定器，将所述迭代解码操作的所述迭代数量与比较迭代值进行比较，并且将所述UCN值与比较UCN值进行比较；

时钟管理器，在所述确定器的控制下输出所述第一速度代码，用于改变用于所述迭代解码操作的时钟的周期；以及

位管理器，在所述确定器的控制下输出所述第二速度代码，用于改变所述迭代解码操作的每个循环将处理的位数量，

其中，所述比较迭代值表示先前迭代值或参考迭代值，并且所述比较UCN值表示先前UCN值或参考UCN值。

6.根据权利要求5所述的错误校正解码器，其中所述时钟管理器在所述迭代数量和所述UCN值分别大于所述比较迭代值和所述比较UCN值时，输出所述第一速度代码和所述第二速度代码，以使所述迭代解码操作的速度变得低于所述迭代解码操作的先前速度。

7. 根据权利要求6所述的错误校正解码器，其中：

使所述迭代解码操作的速度变得低于所述先前速度的所述第一速度代码包括用于增加所述时钟的周期的代码，并且

使所述迭代解码操作的速度变得低于所述先前速度的所述第二速度代码包括用于增加所述每个循环将处理的位数量的代码。

8.根据权利要求5所述的错误校正解码器，其中所述时钟管理器在所述迭代数量和所述UCN值分别小于所述比较迭代值和所述比较UCN值时，输出所述第一速度代码和所述第二速度代码，以使所述迭代解码操作的速度变得高于所述迭代解码操作的先前速度。

9. 根据权利要求8所述的错误校正解码器，其中：

使所述迭代解码操作的速度变得高于所述先前速度的所述第一速度代码包括用于减小所述时钟的周期的代码，并且

使所述迭代解码操作的速度变得高于所述先前速度的所述第二速度代码包括用于减少所述每个循环将处理的位数量的代码。