[发明专利]用于多种格式的浮点运算的硬件

说明书

本申请公开了用于多种格式的浮点运算的硬件。第一格式表示的浮点数被接收。基于浮点数的浮点格式类型的标识，识别第一格式表示的不同组成部分。第一格式表示的不同组成部分被放置在浮点数的第二格式表示的相应组成部分中，其中，第二格式表示的总位数大于第一格式表示的总位数。用一个或更多个零位填充第二格式表示的至少一个组成部分。第二格式表示的浮点数被存储在寄存器中。使用浮点数的第二格式表示的乘法被执行。

发明背景

使用神经网络可以解决一整类复杂的人工智能问题。许多神经网络需要的一种常见操作是乘法运算，例如，在执行矩阵运算时的乘法运算。由于人工智能问题通常是计算和数据密集型的，所以硬件解决方案通常有利于提高性能。然而，实现浮点乘法运算的硬件是昂贵的。此外，不同的神经网络可能需要不同的数字格式，而这些数字格式又可能各有不同的硬件要求。创建一个兼容多种数字格式并能够高效执行矩阵乘法运算的硬件平台是一项技术挑战。因此，需要一种与多种数字格式兼容而不会引入明显的硬件复杂性和费用的高吞吐量矩阵乘法方案。

附图简述

在以下详细描述和附图中公开了本发明的各种实施例。

图1是示出使用神经网络解决人工智能问题的系统的实施例的框图。

图2是示出使用神经网络解决人工智能问题的处理元件的实施例的框图。

图3是示出用于执行与矩阵计算引擎相关联的运算的过程的实施例的流程图。

图4是示出用于使用与多种浮点数格式兼容的格式表示(formatrepresentation)来执行浮点乘法的过程的实施例的流程图。

图5是示出各种浮点数格式的图。

图6是示出用于使用与多种浮点数格式兼容的格式表示来执行浮点点积运算(floating-point dot product operation)的过程的实施例的流程图。

详细描述

本发明可以以多种方式实现，包括作为过程；装置；系统；物质的组成；体现在计算机可读存储介质上的计算机程序产品；和/或处理器，例如被配置为执行存储在耦合到处理器的存储器上和/或由该存储器提供的指令的处理器。在本说明书中，这些实现或者本发明可以采取的任何其他形式可以被称为技术。通常，在本发明的范围内，可以改变所公开的过程的步骤顺序。除非另有说明，否则被描述为被配置为执行任务的诸如处理器或存储器的组件可以被实现为在给定时间被临时配置为执行任务的通用组件或者被制造为执行任务的特定组件。如本文所使用的，术语“处理器”指的是被配置成处理数据(例如计算机程序指令)的一个或更多个装置、电路和/或处理核心。

下面提供了本发明的一个或更多个实施例的详细描述连同说明本发明原理的附图。结合这些实施例描述了本发明，但是本发明不限于任何实施例。本发明的范围仅由权利要求限定，并且本发明包括许多替代、修改和等同物。为了提供对本发明的全面理解，在以下描述中阐述了许多具体细节。这些细节是出于示例的目的而提供的，并且本发明可以根据权利要求来被实施，而不需要这些具体细节中的一些或全部。为了清楚起见，没有详细描述与本发明相关的技术领域中已知的技术材料，以便不会不必要地模糊本发明。

公开了一种用于提高浮点乘法运算的效率和性能的装置。所公开的装置包括乘法单元，该乘法单元被配置为：接收第一格式表示的浮点数，基于浮点数的浮点格式类型的标识，识别第一格式表示的不同组成部分，将第一格式表示的不同组成部分放置在浮点数的第二格式表示的相应组成部分中，其中，第二格式表示的总位数大于第一格式表示的总位数，用一个或更多个零位(zero bit)填充第二格式表示的至少一个组成部分，并使用浮点数的第二格式表示执行乘法。装置还包括被配置为存储第二格式表示的浮点数的寄存器。在一些实施例中，乘法单元是处理元件或其部分(例如，图1的处理元件111)。所公开的装置的实际和技术益处包括提高乘法运算的效率和性能(例如，通过更有效地使用集成电路芯片面积和降低功耗)。