[发明专利]从寄存器传输级设计产生可合成连线表的方法

说明书

阐述了从寄存器传输级设计产生可合成连线表以辅助半导体装置设计的方法。这些连线表提供对应于半导体装置的一部分的寄存器传输级设计信息。配置追踪器产生与寄存器传输级设计相关联的行为信息。寄存器编译器基于与所述半导体装置相关的一种或多种技术及功率、性能及面积信息来编译一组半导体装置。识别由寄存器编译器产生的满足预先定义的功率、性能及面积条件的半导体装置。产生用于对齐所述半导体装置的输入/输出端口的结构信息。基于用户定义的参数生成一组一个或多个可合成半导体装置配置，使得可合成半导体装置配置中的一者可被选择以产生具有结构可合成输入/输出边界兼容半导体装置模块的设计连线表。

技术领域

本发明实施例涉及半导体装置设计，且更具体来说，涉及用于从寄存器传输级(register transfer level，RTL)(例如，行为寄存器传输级)设计产生可合成(例如，可合成性能-功率-面积(performance-power-area，PPA)前置配置文件感知(up-frontprofile-aware))连线表以辅助半导体装置(例如，应用专用集成电路(applicationspecific integrated circuit，ASIC)系统单芯片(system on chip，SoC)集成芯片)设计的系统及方法。

背景技术

通常来说，半导体装置设计包括几个步骤。可使用寄存器传输级(RTL)来定义与半导体装置的数字部分相关联的逻辑。RTL设计可使用几种工具中的一种或多种(例如，硬件描述语言(hardware description language，HDL))来实施。RTL设计可被转换成可合成连线表—对可用来制作能够实行由RTL设计定义的功能的半导体装置的硬件电路的详细描述。

发明内容

本发明实施例提供一种从寄存器传输级设计产生可合成连线表以辅助半导体装置设计的方法，包括：提供对应于所述半导体装置的至少一部分的寄存器传输级设计信息；产生与对应于所述半导体装置的寄存器传输级设计的至少一部分相关联的行为信息；基于与所述半导体装置相关的一种或多种技术以及功率、性能及面积信息来编译一组半导体装置；识别由寄存器编译器产生的满足预先定义的功率、性能及面积条件的半导体装置；产生用于对齐所述半导体装置的输入/输出端口的结构信息；以及基于用户定义的参数生成一组一个或多个可合成半导体装置配置，使得所述可合成半导体装置配置中的一者可被选择以产生具有结构可合成输入/输出边界兼容半导体装置模块的设计连线表。

附图说明

当结合附图阅读时，会从以下详细描述中最好地理解本公开的各个方面。

图1是根据本公开各种实施例的用于跨各种技术大小(例如，5nm、7nm、10nm、12nm、16nm、28nm等)从随机存取存储器(random access memory，RAM)配置及寄存器文件中分析及提取数据的示例性系统的方块图。

图2是根据本公开各种实施例的用于跨各种技术大小(例如，5nm、7nm、10nm、12nm、16nm、28nm等)从RAM配置及寄存器文件中分析及提取数据的另一示例性系统的方块图。

图3是根据本公开各种实施例的用于跨各种技术大小(例如，5nm、7nm、10nm、12nm、16nm、28nm等)从RAM配置及寄存器文件中分析及提取数据的另一示例性系统的方块图。

图4是示出根据本公开各种实施例产生合成连线表的示例性方块图。

图5是示出根据本公开各种实施例产生合成中央处理器(central processingunit，CPU)连线表的示例性方块图。

图6是示出根据本公开各种实施例的PPA分析的示例性图形。

图7是示出根据本公开各种实施例产生合成机器学习(machine learning，ML)连线表的示例性方块图。

图8是示出根据本公开各种实施例的用于优化在集成电路上实施的电路合成的方法的示例性流程图。