[发明专利]用于传送多比特位数据的传送器在审
申请号: | 202110198274.6 | 申请日: | 2021-02-22 |
公开(公告)号: | CN113726694A | 公开(公告)日: | 2021-11-30 |
发明(设计)人: | 玄昌昊;金秀桓 | 申请(专利权)人: | 爱思开海力士有限公司;首尔大学校产学协力团 |
主分类号: | H04L25/02 | 分类号: | H04L25/02 |
代理公司: | 北京弘权知识产权代理有限公司 11363 | 代理人: | 许伟群;郭放 |
地址: | 韩国*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 用于 传送 比特 数据 | ||
1.一种传送器,包括:
驱动电路系统,被配置成通过根据一个或更多个多比特位数据信号、上拉控制信号和下拉控制信号而控制上拉路径的输出阻抗、下拉路径的输出阻抗或者此二者来驱动耦接到输出节点的通道;
驱动控制电路,被配置成根据一个或更多个校准信号和所述多比特位数据信号、或者根据所述校准信号和一个或更多个复本多比特位数据信号来生成所述上拉控制信号和所述下拉控制信号,所述复本多比特位数据信号复制了所述多比特位数据信号;以及
查询表,存储所述校准信号的值。
2.根据权利要求1所述的传送器,其中,所述驱动电路系统包括:
第一驱动电路,被配置成根据所述多比特位数据信号的高比特位信号驱动所述通道;以及
第二驱动电路,被配置成根据所述多比特位数据信号的低比特位信号驱动所述通道,以及
其中,所述第一驱动电路和所述第二驱动电路共同耦接到所述输出节点。
3.根据权利要求2所述的传送器,其中,所述第一驱动电路包括多个第一驱动电路片,所述多个第一驱动电路片根据所述高比特位信号驱动所述通道并且共同耦接到所述输出节点,以及
其中,所述第二驱动电路包括多个第二驱动电路片,所述多个第二驱动电路片通过所述低比特位信号驱动所述通道并且共同耦接到所述输出节点。
4.根据权利要求3所述的传送器,其中,所述多个第一驱动电路片的数量与所述多个第二驱动电路片的数量之比为2:1。
5.根据权利要求3所述的传送器,其中,所述多个第一驱动电路片中的一个包括:
第一PMOS晶体管,具有接收所述高比特位信号的栅极、耦接到第一电源的源极和耦接到第一节点的漏极;
第一NMOS晶体管,包括接收所述高比特位信号的栅极、耦接到第二电源的源极和耦接到第二节点的漏极;
第一调整电路,耦接在所述第一节点和第三节点之间,并且其输出阻抗由所述上拉控制信号控制;以及
第二调整电路,耦接在所述第二节点和所述第三节点之间,并且其输出阻抗由所述下拉控制信号控制。
6.根据权利要求5所述的传送器,其中,所述多个第一驱动电路片中的一个还包括耦接在所述第三节点和所述输出节点之间的第一电阻器。
7.根据权利要求3所述的传送器,其中,所述多个第二驱动电路片中的一个包括:
第二PMOS晶体管,包括接收低比特位信号的栅极、耦接到第一电源的源极和耦接到第四节点的漏极;
第二NMOS晶体管,包括接收低比特位信号的栅极、耦接到第二电源的源极和耦接到第五节点的漏极;
第三调整电路,耦接在所述第四节点和第六节点之间,并且其输出阻抗由所述上拉控制信号控制;以及
第四调整电路,耦接在所述第五节点和所述第六节点之间,并且其输出阻抗由所述下拉控制信号控制。
8.根据权利要求7所述的传送器,其中,所述多个第二驱动电路片中的一个还包括耦接在所述第六节点和所述输出节点之间的第二电阻器。
9.根据权利要求2所述的传送器,其中,所述驱动控制电路包括多个第一选择电路和多个第二选择电路,
其中,所述多个第一选择电路中的一个根据所述多比特位数据信号或所述复本多比特位数据信号而从所述校准信号中选择相应的一个校准信号以生成上拉控制比特位信号,以及
其中,所述多个第二选择电路中的一个根据所述多比特位数据信号或所述复本多比特位数据信号而从所述校准信号中选择相应的一个校准信号以生成下拉控制比特位信号。
10.根据权利要求1所述的传送器,还包括:
数据转换电路,被配置成从输入数据生成并行数据;以及
第一串行化电路,被配置成通过将所述并行数据串行化来生成所述多比特位数据信号。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于爱思开海力士有限公司;首尔大学校产学协力团,未经爱思开海力士有限公司;首尔大学校产学协力团许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
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