[发明专利]一种降低走线数量的集成电路

说明书

本发明公开一种降低走线数量的集成电路，涉及集成电路设计领域，包括采用串行通信设计的集成电路本体，集成电路本体各子系统的输入输出端口增加串\并转换和并\串转换模块，集成电路本体各子系统之间串行通信的物理层，采用定制化或非定制化的低摆幅信号传输，集成电路本体各子系统之间串行通信的物理层采用的低摆幅信号为单端信号或差分信号中的一种。通过在子系统间采用串行信号传输，可有效减少走线数量，提高布线效率，降低后端设计的复杂度，通过在子系统间采用串行信号传输，并进一步采用片上低压信号传输的方式，可大幅降低信号传输过程中的能量损耗，同时可提高子系统间的通信速率。

技术领域

本发明涉及集成电路设计领域，具体为一种降低走线数量的集成电路。

背景技术

随着集成电路的发展，SoC技术成为超大规模集成电路设计普遍采用的设计方法及手段。SoC技术以IP复用为基础，可降低研发成本，加快开发周期。IP复用技术重复利用IP提高设计能力，压缩设计与制造之前的鸿沟，利用经过硅验证的IP可降低设计风险及成本。

大型SoC所使用的IP数目逐年激增，且IP的功能、性能差异巨大，设计人员对多类型IP同时熟悉的可能性大幅度降低，因此在设计大型SoC时，往往将其划分为多个子系统，然后使用总线将各个子系统进行连接。但随着SoC功能越来越强大，内部子系统越来越多，需要的连线越来越多，导致在有限的SoC面积内，需要排列的走线越来越多，大幅提高了后端设计过程中的布线难度，导致在给定的面积要求下无法完成布线，而被迫增加SoC面积，使得SoC的面积无效率的增加，从而产生浪费。

当前在信号传输领域，由于并行信号传输时，除了并行数据位外，还包括很多的控制信号，在达到接收端时控制信号与数据信号的相位需严格满足要求，否则所需传输的含义可能就发生改变；各数据信号之间的相位也需要严格满足要求，否则接收端会产生数据采集错误。这种现象成为限制并行数据传输速率提升的因素之一。另外，并行信号传输时，基本采用的是满电源摆幅输出，一方面导致输出功耗无法大幅度下降，同时也成为限制并行数据传输速率提升的另一关键因素，因此特提出一种能够降低走线量，并能够提升传输速率的集成电路以解决上述问题。

发明内容

本发明的目的在于提供一种降低走线数量的集成电路，以解决上述背景技术中提出的问题。

为实现上述目的，本发明提供如下技术方案：一种降低走线数量的集成电路，包括采用串行通信设计的集成电路本体，集成电路本体各子系统的输入输出端口增加串\并转换和并\串转换模块。

优选的，所述集成电路本体各子系统之间串行通信的物理层，采用定制化或非定制化的低摆幅信号传输。

优选的，所述集成电路本体的串行数据传输采用时钟信号或采用无时钟设计均可。

优选的，所述集成电路本体各子系统之间串行通信的物理层采用的低摆幅信号为单端信号或差分信号中的一种。

与现有技术相比，本发明的有益效果是：

本发明记载了一种降低走线数量的集成电路，通过在子系统的输入输出端增加串\并转换和并\串转换模块，无需更改子系统内部的相关模块，降低了设计的复杂度，也可以充分利用现有各类IP，通过在子系统间采用串行信号传输，可有效减少走线数量，提高布线效率，降低后端设计的复杂度，通过在子系统间采用串行信号传输，并进一步采用片上低压信号传输的方式，可大幅降低信号传输过程中的能量损耗，同时可提高子系统间的通信速率。

附图说明

图1为本发明实施例SoC系统框图；

图2为本发明实施例系统框图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。