[发明专利]基于割集与顶点特征的门级电路划分方法

说明书

本发明提出了一种基于割集与顶点特征的门级电路划分方法，包括：步骤S1：对门级电路的驱动矩阵预处理，将其转换为标准的邻接矩阵；步骤S2：基于有向图的弱连通性初步划分，将其划分为至少一个独立的初级单元；步骤S3：取全部单元中的最大单元，并将其划分为一个或多个次级单元，若为多个则转步骤S4，若为一个则转步骤S5；步骤S4：重复步骤S3，直至当前的全部单元中的最大单元不满足有效划分条件，转步骤S5；步骤S5：输出划分后的全部单元的顶点向量和邻接矩阵。与现有技术相比，本发明能够减少划分后各个子集之间连接线的数量，并使各子集包含的门电路数量相对平衡，提升了门级电路并行仿真的速度。

技术领域

本发明涉及门级电路仿真的电路划分，特别是一种基于割集与顶点特征的门级电路划分方法。

背景技术

门级仿真(Gate-Level Simulation)是电子设计自动化(Electronic designautomation，EDA)中重要的验证过程。随着超大规模集成电路(Very large-scaleintegration，VLSI)的复杂性不断提高，门级仿真的运行时间变得很长。为了提升门级仿真的速度，门级仿真并行化成为一种趋势，即将门级电路划分为多个规模较小的部分，从而使用分布式机器对其进行并行仿真。

现有的电路划分算法大多应用于VLSI的物理设计，把由逻辑门或标准单元组成的电路分成多个子集，其通常要求每个子集所包含的元件数目平衡，目标一般是这些子集之间的线网连接数达到最小。划分算法包括基于移动的迭代改进方法、多级划分方法等。上述算法划分后子集之间的连接线数量仍然较多，并且随着电路规模的扩大，连接线数量明显增多。

现有的针对门级仿真并行化的电路划分方法较少，并且完全并行仿真对门级电路因果划分中子集之间的连接线数量非常敏感，连接线数量的增多会大幅增加完全并行仿真的计算资源开销。因此，减少子集之间的连接线数量，并使各子集所包含的门电路数量相对平衡是门级仿真的电路划分中值得研究的课题。

因此，如何设计一种能够减少子集之间的连接线数量，并使各子集所包含的门电路数量相对平衡的门级电路划分方法，是业界亟待解决的技术问题。

发明内容

针对现有技术中划分后各子集连接线数量较多，且各子集所包含的门电路数量不平衡的技术问题，本发明提出了一种基于割集与顶点特征的门级电路划分方法。

本发明的技术方案为，提出了一种基于割集与顶点特征的门级电路划分方法，包括：

步骤S1：对门级电路的驱动矩阵预处理，将其转换为标准的邻接矩阵；

步骤S2：基于有向图的弱连通性初步划分，将其划分为至少一个独立的初级单元；

步骤S3：取全部单元中的最大单元，并将其划分为一个或多个次级单元，若为多个则转步骤S4，若为一个则转步骤S5；

步骤S4：重复步骤S3，直至当前的全部单元中的最大单元不满足有效划分条件，转步骤S5；

步骤S5：输出划分后的全部单元的顶点向量和邻接矩阵。

进一步，所述对门级电路的驱动矩阵预处理，将其转换为标准的邻接矩阵包括：

步骤S11：将所述驱动矩阵中所有非零元素置1；

步骤S12：将所述驱动矩阵中同一门电路的多个驱动端口对应的多行矩阵元素合并为一行。

进一步，所述基于有向图的弱连通性初步划分，将其划分为至少一个独立的初级单元包括：

基于广度优先探索计算所述有向图的全部弱连通分支，得到至少一个独立的初级单元；

创建全局块存储变量，存储全部所述初级单元。

进一步，所述取全部单元中的最大单元，并将其划分为一个或多个次级单元，包括：