[发明专利]一种1bit加减法器

权利要求书

1.一种1bit加减法器，其特征在于，包括：输入信号处理模块、状态转换控制模块和输出生成模块；

所述输入信号处理模块分别与所述输出生成模块和所述状态转换控制模块连接；

所述输入信号处理模块用于根据输入的1bit操作数生成第一输出数据和第二输出数据，并用于进行加法和减法间的切换；所述状态转换控制模块用于根据所述第二输出数据生成第三输出数据；所述输出生成模块用于根据所述第一输出数据、所述第二输出数据和第三输出数据生成进行加法或减法后的结果；

输入信号处理模块还具有1bit的输出O₁和O₂，以分别做为状态转换控制模块与输出生成模块的输入，输出O₁与输入X、Y和Sel之间的表达式为：

输出O₂与输入X、Y和Sel之间的表达式为：

其中，为异或运算；

状态转换控制模块有一个输出，为1bit输出Q₁(n)，次状态为Q₁(n+1)

式中，表示对信号IN进行取反操作，表示对信号Q₁(n)进行取反操作；

输出生成模块有三个输入I₁、I₂和I₃，一个输出C_n，输出C_n与输入I₁、I₂和I₃之间的表达式为：

C_n＝I₁+I₂I₃

所述1bit加减法器的数学表达式如下：

式中，X、Y为1bit加减法器的两个1bit输入值，C_n为输出进位信号，作为1bit加减法器的输出；S_n为加减法器的输出和信号或差信号，为1bit数据；S_n-1、S_n-2分别为S_n经过1个时钟、2个时钟的延时得到的数据。

2.根据权利要求1所述的1bit加减法器，其特征在于，所述输入信号处理模块包括：第一1bit数据输入接口、第二1bit数据输入接口、第三1bit数据输入接口；

所述第一1bit数据输入接口用于输入第一操作数；所述第二1bit数据输入接口用于输入第二操作数；所述第三1bit数据输入接口用于输入第三操作数；当所述第三操作数为1时，所述第一操作数和所述第二操作数作减法运算；当所述第三操作数为0时，所述第一操作数和所述第二操作数作加法运算。

3.根据权利要求2所述的1bit加减法器，其特征在于，所述输入信号处理模块的第一输出接口与所述输出生成模块的第一输入接口连接；所述输入信号处理模块的第一输出接口用于将所述第一操作数和所述第三操作数的与运算结果输入到所述输出生成模块中；所述输入信号处理模块的第二输出接口分别与所述状态转换控制模块的输入接口和所述输出生成模块的第二输入接口连接；所述输入信号处理模块的第二输出接口用于将所述第二操作数和所述第三操作数的异或运算结果输入到所述状态转换控制模块中；所述输出生成模块的第三输入接口与所述状态转换控制模块的输出接口连接。

4.根据权利要求3所述的1bit加减法器，其特征在于，所述输入信号处理模块包括：第一异或门，第二异或门和第一与门；

所述第一异或门的第一输入端与所述第二1bit数据输入接口连接；所述第一异或门的第二输入端与所述第三1bit数据输入接口连接；所述第一异或门的输出端分别与所述第二异或门的第二输入端以及第一与门的第二输入端连接；所述第一与门的第一输入端与所述第一1bit数据输入接口连接；所述第一与门的输出端与所述第一输出接口连接；所述第二异或门的输出端与所述第二输出接口连接。