[发明专利]管芯堆叠件的形成方法及管芯堆叠结构在审

专利信息
申请号: 202110246259.4 申请日: 2021-03-05
公开(公告)号: CN113078125A 公开(公告)日: 2021-07-06
发明(设计)人: 余振华;郭鸿毅;刘重希;蔡豪益;谢政杰;于宗源;曾明鸿 申请(专利权)人: 台湾积体电路制造股份有限公司
主分类号: H01L23/31 分类号: H01L23/31;H01L25/065;H01L21/48;H01L23/498
代理公司: 北京德恒律治知识产权代理有限公司 11409 代理人: 章社杲;李伟
地址: 中国台*** 国省代码: 台湾;71
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摘要:
搜索关键词: 管芯 堆叠 形成 方法 结构
【说明书】:

一种形成管芯堆叠件的方法,包括:将第一器件管芯接合至第二器件管芯;将第一器件管芯密封在第一密封剂中;在第二器件管芯上实施背面研磨工艺,以露出第二器件管芯中的贯穿通孔;以及形成位于第二器件管芯上的第一电连接器,以形成封装件。封装件包括第一器件管芯和第二器件管芯。该方法还包括将第一封装件密封在第二密封剂中;以及形成与第一封装件和第二密封剂重叠的互连结构。互连结构包括第二电连接器。根据本申请的其他实施例,还提供了管芯堆叠结构。

技术领域

本申请的实施例涉及管芯堆叠件的形成方法及管芯堆叠结构。

背景技术

由于各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度的不断提高,半导体工业经历了快速的增长。在大多数情况下,提高集成密度源自最小特征尺寸的迭代减小,这允许将更多组件集成至给定区域中。随着对缩小电子器件的需求的增长,已经出现了对更小并且更具创造性的半导体管芯封装技术的需求。这种封装系统的一个示例是封装上封装(PoP)技术。在PoP器件中,顶部半导体封装件堆叠在底部半导体封装件的顶部,以提供高级别的集成度和组件密度。PoP技术通常能够在印刷电路板(PCB)上进行功能增强并且占位面积小的半导体器件的生产。

发明内容

根据本申请的实施例,提供了一种形成管芯堆叠件的方法,包括:将第一器件管芯接合至第二器件管芯;将第一器件管芯密封在第一密封剂中;在第二器件管芯上实施背面研磨工艺,以露出第二器件管芯中的贯穿通孔;形成位于第二器件管芯上的第一电连接器,以形成第一封装件,其中,第一封装件包括第一器件管芯和第二器件管芯;将第一封装件密封在第二密封剂中;以及形成与第一封装件和第二密封剂物料接触的互连结构,其中,互连结构包括第二电连接器。

根据本申请的另一个实施例,提供了一种管芯堆叠结构,包括:封装件,包括:第一管芯,包括第一多个接合焊盘;第二管芯,包括:第二多个接合焊盘,接合至第一多个接合焊盘;半导体衬底,位于第二多个接合焊盘下面;多个贯穿通孔,穿过半导体衬底;以及第一电连接器,位于多个贯穿通孔下面,并且连接至多个贯穿通孔;以及第一密封剂,将第一管芯密封在其中;第二密封剂,将封装件密封在其中;以及互连结构,位于封装件下面,其中,互连结构包括:介电层,位于第二密封剂和封装件两者下面,并且与第二密封剂和封装件两者接触;以及多个再分布线,延伸至介电层中,以接触第一电连接器。

根据本申请的又一个实施例,提供了一种管芯堆叠结构,包括:封装件,包括:器件管芯,包括半导体衬底;封装组件,位于器件管芯上方,并且接合至器件管芯;第一模制化合物,将封装组件模制在其中;介电层,位于器件管芯下面,其中,介电层的边缘与第一模制化合物和器件管芯的相应边缘齐平;以及非焊料导电部件,位于器件管芯的半导体衬底下面,其中,非焊料导电部件延伸至介电层中;以及多个再分布线,位于非焊料导电部件下面,并且与非焊料导电部件物理接触,其中,多个再分布线分布在横向延伸超过封装件的相应的第一边缘的区域中。

本申请的实施例涉及管芯堆叠结构及其形成方法。

附图说明

当结合附图进行阅读时,从以下详细描述可最佳理解本发明的各个方面。应该指出,根据工业中的标准实践,各个部件未按比例绘制。实际上,为了清楚的讨论,各个部件的尺寸可以任意地增大或减小。

图1-图9、图10A、图10B、图11-图14、图15A、图16A、图15B、图16B、和图17-图20示出了根据一些实施例的管芯堆叠件的形成中的中间阶段的截面图;

图21示出了根据一些实施例的包括管芯堆叠件的封装件的截面图;

图22和图23示出了根据一些实施例的包括管芯堆叠件的封装件的截面图;

图24示出了根据一些实施例的封装件的一部分的放大图;

图25示出了根据一些实施例的用于形成管芯堆叠件的工艺流程。

具体实施方式

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