[发明专利]一种基于FPGA的减少BUFG资源的实时传输实现系统及方法

说明书

本发明提供了一种基于FPGA的减少BUFG资源的实时传输实现系统，包括主控模块和辅助模块，所述主控模块与辅助模块相连接；所述主控模块包括高速采集板、信号处理板和时序控制板，所述高速采集板与信号处理板相连接，所述信号处理板与时序控制板相连接；所述辅助模块包括电源模块、板卡和机箱背板；所述机箱背板上设置有数据外部接口、同步时钟接口和射频时钟接口，所述辅助模块上设置有检测板，所述检测板包括第一汇总芯片、第二汇总芯片、第三汇总芯片和第四汇总芯片，所述第四汇总芯片产生BUFG超标问题。本发明为后续高速宽带多路数据处理得以顺利进行奠定了基础，具有很实用的工程价值。

技术领域

本发明涉及数字信号处理的技术领域，具体地，涉及一种基于FPGA的减少BUFG资源的实时传输实现系统及方法。

背景技术

随着软件无线电技术和阵列信号处理技术的不断发展，信号处理所需要实时处理的数据路数也在迅速增大，这就使得数据流传输到某一块汇总芯片后形成高密度传输，BUFG数量超标问题面临很大挑战。以往低密度GTH传输不需要考虑BUFG超标问题，但是本文提及的16路GTH输入再输出问题的解决，就面临BUFG不足的问题，需要从GTH本身和GTH与LVDS高低配传输结合两个方面来解决问题高密度传输问题。BUFG是全局时钟网络，它可以驱动所有的IO和逻辑，一般在配置MMCM或PLL时会用到，使时钟延时和抖动最小。合并BUFG传输方案是解决高速高密度传输数据问题的其中一个方案，目前可以实现4个IPCORE共用一个BUFG，甚至是8个IPCORE共用一个BUFG。

发明内容

针对现有技术中的缺陷，本发明的目的是提供一种基于FPGA的减少BUFG资源的实时传输实现系统及方法。

根据本发明提供的一种基于FPGA的减少BUFG资源的实时传输实现系统，包括主控模块和辅助模块，所述主控模块与辅助模块相连接；

所述主控模块包括高速采集板、信号处理板和时序控制板，所述高速采集板与信号处理板相连接，所述信号处理板与时序控制板相连接；

所述辅助模块包括电源模块、板卡和机箱背板；所述机箱背板上设置有数据外部接口、同步时钟接口和射频时钟接口，所述辅助模块上设置有检测板，所述检测板包括第一汇总芯片、第二汇总芯片、第三汇总芯片和第四汇总芯片，所述第四汇总芯片产生BUFG超标问题。

优选地，所述BUFG超标采用不同时钟域下和相同时钟域下BUFG合并。

优选地，所述BUFG超标采用GTH高速数据传输与LVDS低速数据传输结合，使用高低配的方案。

优选地，所述LVDS低速数据传输采用有限状态机的方式和定时收发包头和控制LVDS接收数据BITSLIP移位操作结合的方法。

本发明还提供一种基于FPGA的减少BUFG资源的实时传输实现方法，所述方法包括上述中的一种基于FPGA的减少BUFG资源的实时传输实现系统，所述方法包括如下步骤：

步骤1：设置参数，采用GTH为AURORA协议，采用64B/66B编码模式，每个AURORA的IPCORE采用4路传输；

步骤2：设置约束命令，采用指望表约束；

步骤3：判断是否是同一个时钟的BUFG合并还是不同时钟下的BUFG合并；

步骤4：在同一个外部输入的差分时钟下，使用同一个DRP时钟，将INIT时钟传递到第二个IPCORE，复位信号以及其他信号也随之传递到第二个IPCORE；

步骤5：在不同外部输入的差分时钟下，不同WRAPPER的模式下，使用同一个DRP时钟和INIT时钟合并BUFG的传输方案。