[发明专利]一种物理不可克隆函数电路及其操作方法

权利要求书

1.一种物理不可克隆函数电路，其特征在于，包括：控制模块、忆阻器阵列和比较放大电路；

所述控制模块分别与所述忆阻器阵列的各字线和位线相连；所述忆阻器阵列的源线与所述比较放大电路的第一输入端相连，所述比较放大电路的第二输入端接入参考电压V_ref；

所述控制模块用于基于外部输入的激励信号选中所述忆阻器阵列中第i行、第j列的忆阻器单元和第i行、第j+1列的忆阻器单元；将所述忆阻器阵列的第i行导通，并在所述忆阻器阵列的第j列上施加高电平信号，所述忆阻器阵列的第j+1列上施加低电平信号，其余各列上均处于悬空状态，以使所选中的忆阻器单元构成串联电路进行分压操作，所述忆阻器阵列第i行所在的源线输出即为串联电路中间分压点处的分压信号；其中，i＝0,1,2,...m-1；j＝0,1,2,...n-2；m为所述忆阻器阵列的行数，n为所述忆阻器阵列的列数；

所述比较放大电路用于比较分压信号与参考电压V_ref的大小，得到响应信号。

2.根据权利要求1所述的物理不可克隆函数电路，其特征在于，所述控制模块包括：逻辑控制单元、字线译码器、位线译码器和晶体管开关阵列；

所述逻辑控制单元的输出端分别与所述字线译码器的输入端、所述位线译码器的输入端、所述晶体管开关阵列的输入端和所述比较放大电路的使能端相连；所述字线译码器的输出端与所述忆阻器阵列的各字线相连，所述位线译码器的输出端与所述晶体管开关阵列的使能端相连；所述晶体管开关阵列的输出端与所述忆阻器阵列的各位线相连；所述晶体管开关阵列中的晶体管数量与所述忆阻器阵列的列数相同，所述晶体管开关阵列中每个晶体管的输出端与所述忆阻器阵列中的每条位线一一对应相连；

所述逻辑控制单元用于控制所述字线译码器对激励信号中的行地址信息进行译码，得到所述忆阻器阵列的行选中地址，以确定所述忆阻器阵列的选中行i，并将选中行i上的忆阻器单元导通；

控制位线译码器对外部激励中的列地址信息进行译码，得到忆阻器阵列的列选中地址，以确定所述忆阻器阵列的选中列j和选中列j+1；控制所述晶体管开关阵列打开对应的晶体管开关，以使选中列j所在的位线接收高电平信号，选中列j+1所在的位线接收低电平信号，从而使所选中的第i行、第j列的忆阻器单元和第i行、第j+1列的忆阻器单元导通并构成串联电路进行分压操作，未选中的忆阻器单元全部置为未导通状态。

3.根据权利要求2所述的物理不可克隆函数电路，其特征在于，所述晶体管开关阵列中的晶体管为NMOS管，其栅极为晶体管的使能端，漏极为晶体管的输入端，源极为晶体管的输出端。

4.根据权利要求1所述的物理不可克隆函数电路，其特征在于，所述比较放大电路为灵敏放大器。

5.根据权利要求1所述的物理不可克隆函数电路，其特征在于，将所述忆阻器阵列中每个忆阻器单元经过forming和reset操作之后的高阻态所形成的随机阻值分布作为PUF密钥的熵源。

6.根据权利要求1所述的物理不可克隆函数电路，其特征在于，若所述分压信号小于所述参考电压V_ref，则所述响应信号为“0”；否则，所述响应信号为“1”。

7.根据权利要求1-6任意一项所述的物理不可克隆函数电路，其特征在于，所述忆阻器阵列的各源线连接在同一条总线上，并通过所述总线与所述比较放大电路的第一输入端相连；

所述参考电压V_ref为所述忆阻器阵列中所有忆阻器单元均呈高阻态状态时，所有忆阻器单元电压值的中位数。

8.根据权利要求1-6任意一项所述的物理不可克隆函数电路，其特征在于，所述比较放大电路的个数与忆阻器阵列的行数相同；每个比较放大电路的第一输入端与所述忆阻器阵列中的每条源线一一对应相连；

各比较放大电路接入的所述参考电压V_ref为与该比较放大电路对应相连的源线上的所有忆阻器单元均呈高阻态状态时，该源线上所有忆阻器单元电压值的中位数。