[发明专利]用于CT控制板内部低延迟连续穿越时钟域的电路和方法

说明书

本发明涉及一种用于CT控制板内部低延迟连续穿越时钟域的电路和方法，将ADC输入数据按序移入移位寄存器，同时每输入一次数据，ADC输入时间就驱动位宽计数器加1；当位宽计数器值等于其最大计数值时，将移位寄存器中的数据锁存至数据锁存器一，同时锁存有效脉冲产生器在ADC时钟域下产生一个锁存有效的脉冲信号；将ADC时钟域下产生的脉冲信号进行取反并保持；将取反的脉冲保持信号在用户时钟域下连续打三拍，并对第二拍和第三拍信号进行异或，从而获得用户时钟域下的锁存有效脉冲；数据锁存器二将用户时钟域下的锁存有效脉冲作为使能信号，采集数据锁存器一输出的ADC输入数据，得到用户数据；优势在于：已极少的逻辑资源完成任意频率的时钟穿越。

技术领域

本发明涉及CT探测器技术领域，尤其涉及一种用于CT控制板内部低延迟连续穿越时钟域的电路和方法。

背景技术

CT探测器控制板上的主控芯片都是FPGA或是SOC（MCU+FPGA），其上需挂载很多不同种类的外设以获取各式各样的信息汇总后处理。从各种外设上获得的信息是通过不同频率的数字电路进行采样获得的，不同的信息需要汇总处理，需要将不同时钟域的信息穿越统一到同一个时钟域，否则会导致数字电路中常见的竞争与冒险，导致不可信的逻辑计算结果使机器不能正常工作。

而针对数字电路中的异步时钟穿越问题，现有解决方法是用格雷码编码，调用异步FIFO或者根据具体的时钟频率设计特定的电路。但这些特定电路存在逻辑资源消耗大、延迟高、只能单向穿越（只能从低到高或从高到低）、效率低（不能连续穿越）等问题。

基于此，本案由此提出。

发明内容

为解决上述问题，本发明的目的在于提供一种用于CT控制板内部低延迟连续穿越时钟域的方法和电路，已极少的逻辑资源完成任意频率的时钟穿越。

为了实现上述目的，本发明的技术方案如下：

一种用于CT控制板内部低延迟连续穿越时钟域的电路，包括位于ADC输入时钟域下的移位寄存器、位宽计数器、数据锁存器一、锁存有效脉冲产生器、脉冲保持寄存器一和位于用户时钟域下的脉冲保持寄存器二至四、数据锁存器二、非门、异或门；

所述移位寄存器的输出端与数据锁存器一的输入端连接，位宽计数器的输出端分别与移位寄存器、锁存有效脉冲产生器的输入端连接，所述脉冲保持寄存器一的输入端与锁存有效脉冲产生器的输出端连接，所述脉冲保持寄存器一的输出端与非门的输入端连接，非门的输出端与脉冲保持寄存器一输入端连接；

所述脉冲保持寄存器一的输出端与脉冲保持寄存器二的输入端连接，脉冲保持寄存器二的输出端与脉冲保持寄存器三的输入端连接，脉冲保持寄存器三的输出端与脉冲保持寄存器四的输入端连接，所述脉冲保持寄存器三输出端与异或门的第一输入端连接，脉冲保持寄存器四的输出端与异或门的第二输入端连接，所述异或门的输出端和数据锁存器一的输出端均与数据锁存器二的输入端连接。

一种用于CT控制板内部低延迟连续穿越时钟域的方法，基于前述的一种用于CT控制板内部低延迟连续穿越时钟域的电路，包括以下步骤：

S1. FPGA在ADC输入时钟的驱动下将ADC输入数据按序移入移位寄存器，同时每输入一次数据，ADC输入时间就驱动位宽计数器加1；

S2. 当位宽计数器值等于其最大计数值时，将移位寄存器中的数据锁存至数据锁存器一，同时锁存有效脉冲产生器在ADC时钟域下产生一个锁存有效的脉冲信号；位宽计数器清零进行下一轮计数；

S3. 将ADC时钟域下产生的脉冲信号进行取反并保持；

S4. 将ADC输入时钟域下取反的脉冲保持信号在用户时钟域下连续打三拍，其中前两拍用于消除穿越时钟域时产生的亚稳态，并对第二拍和第三拍信号进行异或，从而获得用户时钟域下的锁存有效脉冲；