[发明专利]一种软性逻辑硬件的实现方法

说明书

本发明提供了一种软性逻辑硬件的实现方法，步骤1：确定目标芯片中存在的至少两个固定功能单元，并确定每个固定功能单元含有的子单元；步骤2：确定目标芯片的目标编程器，并向目标编程器配置目标资料；步骤3：控制固定功能单元之间互连，并监测互联过程，同时，控制子单元按照配置的目标资料执行相应的目标功能操作，并监测操作过程；步骤4：对互连过程以及操作过程的监测结果进行验证，确定配置是否合格，若合格，判定配置后的目标芯片有效。通过向目标编程器配置资料，且通过与固定功能单元以及子单元相关，便于以软件方式更改逻辑电路，节省时间，且还保证处理效率，进而通过验证，保证处理的有效性。

技术领域

本发明涉及半导体技术领域，特别涉及一种软性逻辑硬件的实现方法。

背景技术

目前市面上应用专用集成电路（ASIC）或又称作集成系统芯片(“SOC”)的设计可达到数十亿个晶体管(以后均简称”SOC”)，其中还包括了许多IP，例如，运算指令中心(“CPU”、”ARM”、”DSP”、”MCU”等)，系统逻辑控制器（SLC），对外有线通讯、无线通信网络系统，绘图系统，显示控制系统，存储系统，汇流系统(“BUS”)，电源供应系统、数字/仿真转换系统(“DAC/ADC”)，多个串型或并行端口(“I/O”)。

由于SOC提供了一种真正经济高效的方法来实现大量数字逻辑电路以执行特定功能，SOC设计人员和IC制造商开发了某些技术，用于减少设计和侦测(Debug)SOC以及制造SOC所需的难度、费用和时间。其中一种促进实现SOC的技术称为门阵列(GateArray)。使用门阵列，SOC设计仅指定在预先指定的二维逻辑门数组中排列的单个数字逻辑电路之间的互连。或者，设计人员还可以通过在IC制造商提供的单元库中选择标准单元、指定IC芯片上标准单元的位置以及指定所选标准单元之间的互连来完成SOC设计。

由于经验已经证实SOC具有成本效益，因此SOC设计中包含的电路数量和复杂性会一年比一年增加。显然，SOC复杂性的增加增加了工程原型中设计错误的可能性。并且增加了获得商业上实用的设计所需的试错与修改次数(iteration)。

此外，SOC设计不仅变得越来越复杂，SOC制造技术也在一年一年地进步。在可预见的未来，SOC几何形状将从28纳米特征尺寸减小到10纳米，7纳米甚至更小的5纳米、3纳米特征尺寸，而用于SOC制造厂的IC晶圆尺寸的直径将从8英寸到12英寸，甚至到16英寸。更复杂的ASIC设计还需要将金属化层的数量从目前使用的10层或15层增加至20层或更多层。制造每一层金属化需要不同的IC光罩。目前SOC的光罩数目已超过50层以上。在具有越来越多的金属化层的更大直径IC晶圆上使用更小的特征尺寸的复合效应将显着增加SOC设计、侦错和开发，因此开发产品所需的非经常性费用（NRE）变得非常昂贵。

将上述所有技术考虑与上述所有因素综合考虑，这肯定会增加SOC工程的NRE，再加上新的功能或新的规格不断翻新，尤其在通信协议更迭的速度更快，这就是产品生命周期不断缩短的业务现实。一般制造SOC工程原型的传统8到12周周期，加上SOC生产的12到16周交货期，对于产品生命周期来说，时间太长。与SOC的生产周期相比，产品生命周期不断缩短，这使得SOC库存控制更加困难。例如，特定的SOC设计可能在尚未清光为期三个月的SOC库存前，马上会面临过时的压力。