[发明专利]半导体元件及其制造方法在审

申请号：	202110307382.2	申请日：	2021-03-23
公开（公告）号：	CN114464683A	公开（公告）日：	2022-05-10
发明（设计）人：	任啟中;洪雅琪;沈宇骏;王舜能;江文智	申请（专利权）人：	台湾积体电路制造股份有限公司
主分类号：	H01L29/788	分类号：	H01L29/788;H01L21/336;H01L21/306
代理公司：	北京律诚同业知识产权代理有限公司 11006	代理人：	徐金国
地址：	中国台湾新竹市***	国省代码：	台湾;71
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摘要：
搜索关键词：	半导体元件及其制造方法
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【说明书】：

一种半导体元件及其制造方法，在一些实施方式中，一或多个半导体处理机台可形成三层堆叠多晶硅结构于半导体元件的基材上。此一或多个半导体处理机台可形成一或多个多晶硅基元件于半导体元件的基材上，其中三层堆叠多晶硅结构具有第一高度，第一高度大于一或多个多晶硅基元件的一或多个第二高度。此一或多个半导体处理机台可对半导体元件进行化学机械研磨(CMP)操作，其中进行化学机械研磨操作包含使用三层堆叠多晶硅结构作为化学机械研磨操作的终止层。

技术领域

本揭露的实施方式是关于一种半导体元件及其制造方法。

背景技术

晶体管为电子元件中的通用类型的半导体元件，其能够放大及/或切换电子信号。晶体管可配置有三个端子，以接收一或多个电压的施加。施加在与栅极有关的第一端子的电压，可控制横跨与源极电压有关的第二端子以及与漏极电压有关的第三端子的电流。

发明内容

本揭露提供一种半导体元件，包含三层堆叠多晶硅结构、一或多个多晶硅基元件、以及层间介电质。三层堆叠多晶硅结构具有第一高度，且设于半导体元件的基材上。三层堆叠多晶硅结构包含浮动栅极层、控制栅极层、以及逻辑多晶硅层。此一或多个多晶硅基元件具有一或多个第二高度，且设于半导体元件的基材上，其中第一高度大于一或多个第二高度。层间介电质位于三层堆叠多晶硅结构与此一或多个多晶硅基元件之间，其中层间介电质延伸于一或多个多晶硅基元件上方。

本揭露提供一种半导体元件，包含第一三层堆叠多晶硅结构、以及一或多个多晶硅基元件。第一三层堆叠多晶硅结构具有第一高度，且设于半导体元件的基材上。第一三层堆叠多晶硅结构包含浮动栅极层、控制栅极层、以及逻辑多晶硅层。此一或多个多晶硅基元件设于半导体元件的基材上，且包含一或多个部分的浮动栅极层、部分的控制栅极层、或部分的逻辑多晶硅层，其中此一或多个多晶硅基元件的一或多个第二高度小于第一高度，且其中一或多个多晶硅基元件位于第一三层堆叠多晶硅结构与第二三层堆叠多晶硅结构之间。

本揭露提供一种半导体元件的制造方法，包含形成三层堆叠多晶硅结构于半导体元件的基材上、形成一或多个多晶硅基元件于半导体元件的基材上，其中三层堆叠多晶硅结构具有第一高度，第一高度大于一或多个多晶硅基元件的一或多个第二高度、以及对半导体元件进行化学机械研磨操作，其中进行化学机械研磨操作包含使用三层堆叠多晶硅结构作为化学机械研磨操作的终止层。

附图说明

下列详细的描述配合附图阅读可使本揭露的各方面获得最佳的理解。需注意的是，依照业界的标准实务，许多特征并未按比例绘示。事实上，可任意增加或减少各特征的尺寸以使讨论清楚。

图1是可实施在此描述的系统及/或方法的例示环境的示意图；

图2A至图2C是在此描述的半导体元件的例子的示意图；

图3A至图3H是在此描述的例示实施方式的示意图；

图4A至图4F是在此描述的例示半导体结构的示意图；

图5A至图5G是在此描述的例示三层堆叠多晶硅结构的示意图；

图6是图1的一或多个设备的例示组件的示意图；

图7是如在此描述的有关形成半导体元件的例示制程的流程图。

【符号说明】

100:环境

102:机台