[发明专利]具有共用延迟电路的方法和存储器装置

权利要求书

1.一种存储器装置，包括：

多个存储器组，其中所述多个存储器组中的每一个由行使能命令激活，且所述多个存储器组中的每一个配置成基于感测使能信号来进行感测操作；以及

感测延迟电路，配置成从所述行使能命令的触发将所述感测使能信号的启动延迟一个感测延迟时段，其中所述感测延迟电路包括：

共用延迟电路，配置成基于所述行使能命令的所述触发来产生多个延迟信号，其中所述共用延迟电路为所述多个存储器组共用；以及

延迟路径控制电路系统，耦合到所述共用延迟电路，所述延迟路径控制电路系统配置成基于所述行使能命令和所述多个延迟信号来控制所述共用延迟电路与所述多个存储器组之间的电路径，以将所述感测使能信号输出到所述存储器组。

2.根据权利要求1所述的存储器装置，其中

所述共用延迟电路包括配置成产生所述多个延迟信号的多个延迟单元，

所述多个延迟单元中的每一个配置成将所述感测使能信号的所述启动延迟一个延迟时段，且

根据所述多个延迟单元的所述延迟时段的总和来确定从所述行使能命令的所述触发到所述感测使能信号的所述启动的所述感测延迟时段。

3.根据权利要求2所述的存储器装置，其中

所述多个存储器组包括分别由第一行使能命令和第二行使能命令激活的第一存储器组和第二存储器组，

所述第一存储器组和所述第二存储器组配置成基于第一感测使能信号和第二感测使能信号来进行感测操作，且

从所述第一行使能命令的触发到所述第一感测使能信号的启动的第一感测延迟时段与从所述第二行使能命令的触发到所述第二感测使能信号的启动的第二感测延迟时段相同。

4.根据权利要求3所述的存储器装置，其中

所述多个延迟单元中的每一个的所述延迟时段小于所述存储器装置的使能到使能最小命令时段，其中所述使能到使能最小命令时段是所述第一行使能命令的所述触发与所述第二行使能命令的所述触发之间的最小时间时段。

5.根据权利要求3所述的存储器装置，其中所述多个存储器组由多个行使能命令激活，且所述延迟路径控制电路系统包括：

多个延迟路径控制电路，所述多个延迟路径控制电路中的每一个包括：

使能输入端子，配置成接收所述多个行使能命令中的一个；

多个第一输入端子，配置成接收所述多个行使能命令中的其它行使能命令和所述多个存储器组中的一个的预充电信号；

第二输入端子，耦合到所述共用延迟电路的所述多个延迟单元中的一个，所述第二输入端子配置成接收由所述多个延迟单元中的所述一个输出的所述延迟信号；以及

输出端子，配置成基于所述多个行使能命令中的所述一个和所述延迟信号来输出延迟行使能命令。

6.根据权利要求5所述的存储器装置，其中所述多个延迟路径控制电路中的每一个包括：

第一晶体管，包括耦合到所述使能输入端子以接收所述多个行使能命令中的所述一个的控制端子；

第一逻辑电路，耦合到所述多个第一输入端子，所述第一逻辑电路配置成对所述多个行使能命令中的所述其它行使能命令进行第一逻辑操作以产生第一逻辑信号；

第二晶体管，耦合到所述第一逻辑电路，其中所述第二晶体管包括接收从所述第一逻辑电路输出的所述第一逻辑信号的控制端子，且所述第二晶体管通过连接节点耦合到所述第一晶体管；

第二逻辑电路，耦合到所述第二输入端子，所述第二逻辑电路配置成对来自所述第二输入信号的所述延迟信号和所述连接节点处的信号进行第二逻辑操作以产生第二逻辑信号；以及

第三逻辑电路，耦合到所述第二逻辑电路，所述第三逻辑电路配置成对所述第二逻辑信号进行第三逻辑操作以产生所述延迟行使能命令。

7.根据权利要求6所述的存储器装置，其中

所述第一逻辑电路是或非逻辑电路，所述第二逻辑电路是与非逻辑电路，且所述第三逻辑电路是非逻辑电路。