[发明专利]半导体器件及其制造方法

说明书

本发明的一种半导体器件及其制造方法，其通过在牺牲层和第一侧墙之间至少形成有阻挡层，如此则在刻蚀去除牺牲层时，阻挡层能够阻挡刻蚀液侵蚀第一侧墙，进而保证了第一侧墙不会内缩，从而在后续以第一侧墙为掩膜刻蚀控制栅层和浮栅层时，能够避免出现因第一侧墙被侵蚀而导致剩余的控制栅层的宽度变短，从而使控制栅层和浮栅层之间的耦合电容比较低的问题，从而提升半导体器件的整体性能。

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体器件及其制造方法。

背景技术

随着人们生活水平的提高，电子产品的应用越来越广泛，而电子产品中通常会用到各种半导体产品。随着科技的发展及人们需求的增加，人们对半导体产品的性能要求也越来越高。

例如，针对具有存储单元的半导体器件而言，其控制栅和浮栅之间的耦合电容是否足够是检测半导体器件性能的一个重要标准，而基于目前的半导体生产工艺所制备出的半导体器件中由于控制栅宽度较短，而导致控制栅和浮栅之间的耦合电容比较低，从而影响半导体器件的整体性能。

发明内容

本发明的目的在于提供一种半导体器件及半导体制造方法，以解决半导体器件中控制栅和浮栅之间的耦合电容较低的问题。

为解决上述问题，本发明提供一种半导体器件的制造方法，包括，

提供衬底；

在所述衬底上依次形成浮栅材料层和控制栅材料层；

在所述控制栅材料层上形成同层设置的牺牲层、阻挡层和第一侧墙，所述阻挡层至少形成在所述牺牲层和所述第一侧墙之间；

以所述牺牲层、所述阻挡层和所述第一侧墙为掩模，依次刻蚀所述控制栅材料层和所述浮栅材料层，以形成控制栅层和浮栅层；

在所述控制栅层、所述浮栅层和所述第一侧墙的侧边形成字线；

刻蚀去除所述牺牲层，在刻蚀去除所述牺牲层时，所述阻挡层阻挡刻蚀剂侵蚀所述第一侧墙；

以所述第一侧墙为掩模，依次刻蚀所述控制栅层和所述浮栅层。

可选的，所述阻挡层的材料与所述牺牲层不同，且所述阻挡层的密度大于所述第一侧墙的密度。

可选的，靠近所述牺牲层的所述阻挡层的密度大于远离所述牺牲层的所述阻挡层的密度。

可选的，在远离所述牺牲层的方向上，所述阻挡层的密度逐渐降低。

可选的，所述阻挡层的厚度为1nm～5nm。

可选的，所述阻挡层为氧化层，以及，形成所述阻挡层的方法包括：热氧化法、现场水汽生成法。

可选的，所述阻挡层掺杂有氢原子。

可选的，采用湿法刻蚀工艺以刻蚀去除所述牺牲层。

为解决上述技术问题，本发明还提供一种半导体器件，包括衬底、依次设置在所述衬底上的浮栅层和控制栅层、形成在所述控制栅层上且同层设置的第一侧墙和牺牲层以及形成在所述浮栅层、所述控制栅层和所述第一侧墙侧边的字线；所述半导体器件还包括阻挡层，所述阻挡层至少形成在所述牺牲层和所述第一侧墙之间，用于在所述牺牲层被刻蚀去除时阻挡刻蚀剂侵蚀所述第一侧墙。

可选的，所述阻挡层的材料与所述牺牲层不同，且所述阻挡层的密度大于所述第一侧墙的密度。

可选的，靠近所述牺牲层的所述阻挡层的密度大于远离所述牺牲层的所述阻挡层的密度。

可选的，在远离所述牺牲层的方向上，所述阻挡层的密度逐渐降低。

可选的，所述阻挡层的厚度为1nm～5nm。

可选的，所述阻挡层包括至少两层依次设置的隔离层。